[发明专利]包括分叉存储器模块的高容量半导体器件

说明书

本发明题为“包括分叉存储器模块的高容量半导体器件”。本发明公开了一种半导体器件，所述半导体器件包括堆叠的集成存储器模块的晶圆。本发明技术的半导体器件可包括多个存储器阵列半导体晶圆和CMOS控制器晶圆，所述多个存储器阵列半导体晶圆和所述CMOS控制器晶圆一起作为单个集成闪存存储器半导体器件工作。在实施方案中，所述CMOS控制器晶圆可包括半导体管芯，所述半导体管芯包括与存储器阵列逻辑电路集成在一起的ASIC逻辑电路。

背景技术

便携式消费电子器件需求的强劲增长推动了对高容量存储设备的需求。非易失性半导体存储器设备诸如闪存存储卡已广泛用于满足对数字信息存储和交换的日益增长的需求。此类存储器设备的设计具有便携性、多功能性且坚固耐用，加上它们的可靠性高且容量大，使得它们成为用于各种电子设备的理想选择，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器。

最近，已经提出了使用3D堆叠存储器结构的超高密度存储器设备，该结构具有形成为层的存储器单元串。一种此类存储设备有时被称为位成本缩减(BiCS)架构。除了分层存储器单元之外，3D存储器设备还包括用于控制存储器单元的读/写的逻辑电路。逻辑电路常使用互补金属氧化物半导体(CMOS)技术来制造，通常可形成在半导体晶圆内的堆叠存储器层下方。

目前，在数据中心中将闪存设备用为固态驱动器(SSD)是一项重大举措。随着3D存储器结构中的存储器层的数量增加以满足不断增长的数据中心存储器需求，将逻辑电路定位在3D存储器单元结构下方变得越来越困难。另外，针对存储器阵列形成而优化的过程参数可能不会针对逻辑电路形成进行优化。例如，利用热量使3D存储器单元结构退火是已知的。虽然热量对存储器单元结构有利，但可能会对逻辑电路的操作产生不利影响。

附图说明

图1是根据本发明技术的实施方案的用于形成包括控制器管芯的第一晶圆的流程图。

图2是根据本发明技术的实施方案的包括控制器管芯的第一半导体晶圆的第一主表面的顶视图。

图3是根据本发明技术的实施方案的第一半导体晶圆的控制器管芯的顶视图。

图4是根据本发明技术的实施方案的第一半导体晶圆的控制器管芯的横截面边缘视图。

图5是根据本发明技术的实施方案的控制器管芯的示意性框图。

图6是根据本发明技术的实施方案的用于形成包括存储器阵列管芯的第二晶圆的流程图。

图7是根据本发明技术的实施方案的包括存储器阵列管芯的第二半导体晶圆的第一主表面的顶视图。

图8是根据本发明技术的实施方案的第二半导体晶圆的存储器阵列管芯的顶视图。

图9是根据本发明技术的实施方案的第二半导体晶圆的存储器阵列管芯的横截面边缘视图。

图10是根据本发明技术的实施方案的用于形成半导体器件的流程图。

图11是根据本发明技术的实施方案的形成集成晶圆半导体器件的多个堆叠晶圆的透视图。

图12是根据本发明技术的实施方案的来自形成集成晶圆存储器模块的晶圆的多个堆叠半导体管芯的分解横截面边缘视图。

图13是根据本发明技术的耦接到主机设备的半导体器件的存储器模块的横截面边缘视图。

图14是根据本发明技术的实施方案的存储器模块的功能框图。

图15是根据本发明技术的实施方案的形成多通道集成晶圆半导体器件的多个堆叠晶圆的透视图。

图16是根据本发明技术的实施方案的多通道集成晶圆存储器模块的功能框图。

具体实施方式