[发明专利]包括高速异质集成控制器和高速缓存的半导体设备

权利要求书

1.一种被配置为与主机设备一起操作的半导体设备，包括：

第一半导体管芯，所述第一半导体管芯包括：

ASIC逻辑电路，所述ASIC逻辑电路被配置为与所述主机设备进行交接，

存储器阵列逻辑电路，所述存储器阵列逻辑电路被配置为与存储器阵列进行交接，和

高速缓存结构，所述高速缓存结构被配置为在所述第一半导体管芯内提供存储；和

一组一个或多个第二半导体管芯，所述一组一个或多个第二半导体管芯耦接至所述第一半导体管芯并且包括被配置为与所述第一半导体管芯的所述存储器阵列逻辑电路进行交接的所述存储器阵列。

2.根据权利要求1所述的半导体设备，其中所述ASIC逻辑电路、所述高速缓存结构和所述存储器阵列逻辑电路设置在所述第一半导体管芯的连续介电层中。

3.根据权利要求1所述的半导体设备，其中所述高速缓存结构为所述ASIC逻辑电路提供临时输入/输出存储。

4.根据权利要求1所述的半导体设备，其中所述高速缓存结构为所述存储器阵列逻辑电路提供临时输入/输出存储。

5.根据权利要求1所述的半导体设备，其中所述一组一个或多个第二管芯包括存储器模块，所述存储器模块具有通过硅通孔彼此电耦接的多个半导体管芯。

6.根据权利要求5所述的半导体设备，其中所述硅通孔是连续形成的。

7.根据权利要求6所述的半导体设备，其中所述存储器模块的所述多个半导体管芯中的每个半导体管芯包括面向所述存储器模块的第一表面的接合焊盘，所述存储器模块包括面朝上的存储器模块，所述面朝上的存储器模块在所述存储器模块的与所述第一表面相背对的第二表面上具有接触焊盘。

8.根据权利要求6所述的半导体设备，其中所述存储器模块的所述多个半导体管芯中的每个半导体管芯包括面向所述存储器模块的第一表面的接合焊盘，所述存储器模块包括面朝下的存储器模块，所述面朝下的存储器模块在所述存储器模块的所述第一表面上具有接触焊盘。

9.根据权利要求1所述的半导体设备，其中所述第一半导体管芯包括位于第一表面上的一组接合焊盘和位于第二表面上的一组导电凸块，所述一组接合焊盘被配置为与所述主机设备的触点配合，所述一组导电凸块被配置为与所述一组一个或多个存储器阵列管芯中的存储器阵列管芯的触点配合。

10.根据权利要求1所述的半导体设备，其中所述一组一个或多个第二半导体管芯包括三维堆叠存储器结构，所述三维堆叠存储器结构具有形成为层的存储器单元串。

11.一种被配置为与主机设备一起操作的半导体设备，包括：

第一半导体管芯，所述第一半导体管芯包括：

ASIC逻辑电路，所述ASIC逻辑电路被配置为与所述主机设备进行交接，

存储器阵列逻辑电路，所述存储器阵列逻辑电路被配置为与存储器阵列进行交接，和

高速缓存结构，所述高速缓存结构被配置为在所述第一半导体管芯内提供存储；

存储器模块，所述存储器模块耦接至所述第一半导体管芯并且包括具有所述存储器阵列的多个第二半导体管芯；和

多个硅通孔，所述多个硅通孔穿过所述存储器模块连续形成并且包括电导体，所述电导体将所述多个第二半导体管芯彼此电耦接。

12.根据权利要求11所述的半导体设备，其中所述存储器模块中的所述多个第二半导体管芯在列中彼此堆叠。

13.根据权利要求11所述的半导体设备，其中所述存储器模块的所述多个半导体管芯中的每个半导体管芯包括面向所述存储器模块的第一表面的接合焊盘，所述存储器模块包括面朝上的存储器模块，所述面朝上的存储器模块在所述存储器模块的与所述第一表面相背对的第二表面上具有接触焊盘。