[发明专利]3D存储器件及其制造方法

说明书

公开了一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层；形成贯穿所述第一叠层结构的多个沟道柱；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；其中，所述多个沟道柱与所述多个栅极导体层中的多个第一栅极导体层形成多个存储晶体管，与所述多个栅极导体层中的第二栅极导体层和第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。本发明实施例可以平衡不同层存储单元由于沟道柱孔径大小不同造成的擦除速度差异，进而提高3D存储器的可靠性。

技术领域

本发明涉及存储器技术领域，特别涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件（即，3D存储器件）。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在例如3DNAND闪存的三维存储器件中，存储阵列可包括具有沟道柱的核心(core)区。沟道柱形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。通过单次刻蚀或多次刻蚀来形成堆叠层的沟道孔。

然后现有的沟道孔刻蚀工艺具有以下问题：1)沟道孔的孔径不一致，一般上部的孔径大于下部的孔径。这样导致不同层存储单元的擦除速度。由于沟道孔下部的孔径小，电场更集中，下层存储单元的擦除速度较快，这不仅为电路设计增加工作难度，也不利于3D存储器件的可靠性；2)下层存储单元的工艺总是比上层存储单元的工艺差，导致下层存储单元容易具有较低的读窗口。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，可以解决等问题。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底上形成叠层结构，其中，所述第一叠层结构包括交替堆叠的多个层间绝缘层和多个牺牲层；形成贯穿所述第一叠层结构的多个沟道柱；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；其中，所述多个沟道柱与所述多个栅极导体层中的多个第一栅极导体层形成多个存储晶体管，与所述多个栅极导体层中的第二栅极导体层和第三栅极导体层分别形成第一选择晶体管和第二选择晶体管；多个第一栅极导体层之间的层间绝缘层沿垂直衬底表面方向的厚度是变化的。

优选地，多个第一栅极导体层之间的层间绝缘层的厚度由下向上逐渐变小。

优选地，所述第二栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第二栅极导体层靠近的层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，所述第三栅极导体层位于所述第一栅极导体层下方，多个第一栅极导体层之间的层间绝缘层中与第三栅极导体层靠近的层间绝缘层的厚度大于多个第一栅极导体层之间其余层间绝缘层的厚度。

优选地，多个第一栅极导体层沿垂直衬底表面方向的厚度是变化的。

优选地，形成叠层结构的步骤包括：形成贯穿所述第一叠层结构的栅线缝隙；通过栅线缝隙去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；通过栅线缝隙在所述栅线缝隙和所述空腔中填充金属层；以及对所述金属层进行蚀刻，重新形成栅线缝隙，从而将所述金属层分割成不同层面的所述多个栅极导体层。

优选地，在形成栅线缝隙的步骤和形成空腔的步骤之间，还包括：采用所述栅线缝隙作为离子注入通道，在所述衬底中形成掺杂区。

优选地，在形成空腔的步骤和填充金属层的步骤之间，还包括：经由所述栅线缝隙，在所述多个层间绝缘层的表面上依次形成隔离层和阻挡层。