[发明专利]一种大数据处理装置

权利要求书

1.一种大数据处理装置，其特征在于，所述装置由存储器IP_ram_mean:IP_ram_mean_inst1、存储器IP_ram_mean:IP_ram_mean_inst2、寄存器wren_IP_ram_mean1PRE、寄存器wren_IP_ram_mean2PRE、数据选择器wren_IP_ram_mean1、数据选择器wren_IP_ram_mean2、寄存器mean_rdaddress[12:0]、数据选择器mean_rdaddress~[12:0]、比较器Equal0、加法器Add0、求余器Mod1、求余器Mod0、数据输出选择器mean_data_Out~[31:0]、数据输出寄存器mean_data_Out[0]~reg[31:0]组成； 存储器IP_ram_mean:IP_ram_mean_inst1和存储器IP_ram_mean:IP_ram_mean_inst2的地址线均连接至寄存器mean_rdaddress[12:0]的输出端Q；存储器IP_ram_mean:IP_ram_mean_inst1和存储器IP_ram_mean:IP_ram_mean_inst2的数据输入端均与本装置外部数据输入端mean_data_In[31:0]相连接；存储器IP_ram_mean:IP_ram_mean_inst1的使能端wren连接寄存器wren_IP_ram_mean1PRE的输出端Q，存储器IP_ram_mean:IP_ram_mean_inst2的使能端wren连接寄存器wren_IP_ram_mean2PRE的输出端Q；寄存器wren_IP_ram_mean1PRE的数据输入端D连接数据选择器wren_IP_ram_mean1的输出端，寄存器wren_IP_ram_mean2PRE的数据输入端D连接数据选择器wren_IP_ram_mean2的输出端；数据选择器wren_IP_ram_mean1的输入端0连接寄存器wren_IP_ram_mean1PRE的输出端Q，数据选择器wren_IP_ram_mean1的输入端1经反向器连接寄存器wren_IP_ram_mean1PRE的输出端Q；数据选择器wren_IP_ram_mean2的输入端0连接寄存器wren_IP_ram_mean2PRE的输出端Q，数据选择器wren_IP_ram_mean2的输入端1经反相器连接寄存器wren_IP_ram_mean2PRE的输出端Q；数据选择器wren_IP_ram_mean1和数据选择器wren_IP_ram_mean2的数据选择端连接比较器Equal0的输出端OUT；比较器Equal0的输入端A连接寄存器mean_rdaddress[12:0]的输出端Q，比较器Equal0的输入端B连接常数Equal0_k；寄存器mean_rdaddress[12:0]的数据输入端连接数据选择器mean_rdaddress~[12:0]的输出端；数据选择器mean_rdaddress~[12:0]的输入端0连接加法器Add0的输出端，数据选择器mean_rdaddress~[12:0]的输入端1连接常数selector_0；加法器Add0的数据输入端B连接常数ADD_1，加法器Add0的数据输入端A连接寄存器mean_rdaddress[12:0]的输出端Q；求余器Mod1的数据输入端A连接存储器IP_ram_mean:IP_ram_mean_inst1的数据输出端Q，求余器Mod0的数据输入端A连接存储器IP_ram_mean:IP_ram_mean_inst2的数据输出端Q，求余器Mod1的数据输入端B和余器Mod0的数据输入端B均连接外部数据输入端mean_data_In2；数据输出选择器mean_data_Out~[31:0]的输入端0连接求余器Mod1的数据输出端OUT，数据输出选择器mean_data_Out~[31:0]的输入端1连接求余器Mod0的数据输出端OUT，数据输出选择器mean_data_Out~[31:0]的数据选择输入端连接寄存器wren_IP_ram_mean1PRE的输出端Q；数据输出选择器mean_data_Out~[31:0]的数据输出端连接数据输出寄存器mean_data_Out[0]~reg[31:0]数据输入端D，数据输出寄存器mean_data_Out[0]~reg[31:0]的数据输出端Q连接本装置的外部数据输出端mean_data_Out[31:0]； 寄存器wren_IP_ram_mean2PRE、寄存器mean_rdaddress[12:0]、数据输出寄存器mean_data_Out[0]~reg[31:0]的异步清零端CLR均连接本装置的外部复位信号端reset_n；寄存器wren_IP_ram_mean1PRE的异步置1端PRE连接本装置的外部复位信号端reset_n； 存储器IP_ram_mean:IP_ram_mean_inst1和存储器IP_ram_mean:IP_ram_mean_inst2的时钟主频端clock连接频率信号端clk，用于控制内部运行主频；所有寄存器的时钟主频端CLK均连接外部设备主频信号端mean_da_5543_done，作为外部主频。