[发明专利]异步时钟ADC电路的亚稳态的检测消除电路

权利要求书

1.一种异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，包括：

异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的正向输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；

亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，并对所述比较器进行复位；

所述异步时钟生成电路包括：

第一同或门，具有两个输入端，且两个输入端分别连接所述异步时钟ADC电路的比较器的正向输出和反向输出，对两者进行同或运算，在所述异步时钟ADC电路处于亚稳态时输出高电平；

第一与门，具有三个输入端，且三个输入端分别连接至所述第一同或门的输出端，所述异步时钟ADC电路的采样时钟信号的反向信号以及所述亚稳态标志信号生成电路的输出端；

所述亚稳态标志信号生成电路包括：

第一或非门，具有两个输入端，且两个输入端分别连接至所述异步时钟信号，以及所述亚稳态标志信号生成电路的输出端；

第一或门，具有两个输入端，且两个输入端分别连接至所述第一或非门的输出端，以及所述异步时钟ADC电路的采样时钟信号；

第一延时器，连接至所述异步时钟信号，用于对所述异步时钟信号进行延时处理，输出一延时信号；

第一D触发器，其中D端连接高电平，CP端连接延时信号，S端连接所述第一或门的输出；

第一非门，输入端连接所述第一D触发器的Q端，输出所述亚稳态标志信号的反向信号。

2.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述第一延时器包括偶数级反相器。

3.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，所述异步时钟ADC电路处于亚稳态时，对应至所述比较器的正向输出和反向输出同时为高电平，或同时为低电平。

4.根据权利要求1所述的异步时钟ADC电路的亚稳态的检测消除电路，其特征在于，对所述比较器复位时，所述比较器的正向输出和反向输出都被置位为1，或都被置位为0。