[发明专利]可感知芯片电路物理完整性的PUF电路及芯片

权利要求书

1.一种可感知芯片电路物理完整性的PUF电路，其特征在于：包括PUF基本单元阵列和寄存器采样单元，所述PUF基本单元阵列包括至少一个PUF基本单元，所述PUF基本单元包括差分运算放大电路LSSA和至少两个信号输入端LSSAIN，所述信号输入端LSSAIN通过芯片基片表面封装引线连接Bump或引脚PAD与封装在芯片内部或者设于芯片外部的导线、焊锡或外部电路相连，所述信号输入端LSSAIN分别与差分运算放大电路LSSA的差分输入端相连，所述差分运算放大电路LSSA的输出端与寄存器采样单元的输入端相连，所述差分运算放大电路LSSA的信号输入端LSSAIN至少串接一个电容Cp1或Cn1后与电源VDD相连。

2.根据权利要求1所述的可感知芯片电路物理完整性的PUF电路，其特征在于：所述PUF基本单元还包括多个控制开关单元，所述多个控制开关单元包括第一开关单元、第二开关单元以及第三开关单元，所述第一开关单元的开关控制信号为控制信号SEL的逻辑取反电平信号，所述第一开关单元串接在差分运算放大电路LSSA的输入引脚和信号输入端LSSAIN之间；所述第二开关单元的控制信号为控制信号C的反电平信号，所述第二开关单元串接在信号输入端LSSAIN、电源VDD之间，所述第三开关单元的控制信号为控制信号C，差分运算放大电路LSSA的信号输入端LSSAIN串接的电容Cp1或Cn1的正负极均通过第三开关单元接地GND，所述差分运算放大电路LSSA具有控制信号EN。

3.根据权利要求2所述的可感知芯片电路物理完整性的PUF电路，其特征在于：所述差分运算放大电路LSSA包括4个MOS管M1～M4，所述多个控制开关单元还包括第四开关单元，MOS管M1和MOS管M3的栅极均与差分运算放大电路LSSA的一个输出端NOUT相连，MOS管M2和MOS管M4的栅极均与差分运算放大电路LSSA的另一个输出端POUT相连，MOS管M1和MOS管M3的漏极与输出端POUT相连，MOS管M2和MOS管M4的漏极与输出端NOUT相连，MOS管M3和MOS管M4的源极通过第四开关单元与电源VDD相连，第四开关单元的控制信号为控制信号EN，MOS管M1和MOS管M2的源极与地GND相连。

4.根据权利要求3所述的可感知芯片电路物理完整性的PUF电路，其特征在于：所述PUF基本单元在控制信号C、控制信号SEL、控制信号EN三种控制信号的控制下具有放电、充电、运算求值三种状态，分别为：

①放电状态：在控制信号C为0时，四个第三开关单元开关接地，将信号输入端LASSAIN接地，使得PUF基本单元处于放电状态；

②充电状态：在控制信号C为1、控制信号SEL为1时，四个第三开关单元开关断开，两个第二开关单元开关接通电源VDD，将信号输入端LASSAIN的电压接电源VDD从而分别给电容Cp1、电容Cn1充电，电容Cp1、电容Cn1的上极板存在一个0-VDD的跳变，信号输入端LASSAIN由于电容比分压效应会产生一个分压；

③运算求值状态：在控制信号C为1、控制信号SEL为0、控制信号EN为1时，第一开关单元的开关断开，差分运算放大电路LSSA通电，计算其输入信号之间的差值，并将差值信号放大至轨到轨，产生稳定输出值。

5.一种芯片，包括芯片内部封装的集成电路基片，其特征在于：所述集成电路基片中设有权利要求1～4中任意一项所述的可感知芯片电路物理完整性的PUF电路。