[发明专利]一种超高速串行数据通道系统

说明书

本发明提出了一种超高速串行数据通道系统，通过在第一串行收发器中设置两路8B/10B编码器，可以实现吞吐量扩展；通过设置快速时钟模块，可以通过高低位实现20B数据以10B数据输出，避免使用更高的时钟频率和时序条件；通过在第二串行收发器中设置时钟模块、第一寄存器、第二寄存器和第三寄存器，可以通过时钟模块第一8B/10B解码器和第二8B/10B解码器同时输出，可以保证16B输出数据的准确，同时第一8B/10B解码器和第二8B/10B解码器都有足够的时间解码，不会产生时序问题，同时可以提高数据吞吐率。

技术领域

本发明涉及信道编码领域，尤其涉及一种超高速串行数据通道系统。

背景技术

随着信息技术的高速前进，特别是高速传输接口技术的发展，传统的并行接口技术由于遇到速度上的瓶颈，因此，很难进一步发展，取而代之的是高速串口技术，目前，主要用于光纤通信的串行链路系统正在逐渐取代传统的并行链路系统而成为高速数据接口技术的主流，而低压差分信号技术LVDS在各种高速串行场合得到普遍应用。目前，通过串行通道收发器实现高速串行通信，在通信过程中，串行通道收发器需要对发送的信息进行编码，通过在原始数据中增加冗余码元，提高传输信道上信号完整性，这种方法是通过牺牲带宽或者传输速率来换取可靠性，因此，在保证通信的可靠性时，就无法保证其带宽或传输速率，因此，为解决上述问题，本发明提出一种超高速串行数据通道系统，可以保证数据传输可靠性和带宽平衡。

发明内容

有鉴于此，本发明提出了本发明提出一种超高速串行数据通道系统，可以保证数据传输可靠性和带宽平衡。

本发明的技术方案是这样实现的：本发明提供了一种超高速串行数据通道系统，其包括主机、多路高速差分串行通道和多个DSDDR存储器，高速差分串行通道包括第一串行收发器和第二串行收发器，以及分别与第一串行收发器的输入端和第二串行收发器的输入端电性连接的RAM存储器；

主机发送并行数据，并访问一个、几个或所有的DSDDR存储器；

RAM存储器存储编码与解码的对应关系，提供已知的编解码关系；

第一串行收发器将主机发送的并行数据，并根据RAM存储器中编解码关系的进行编码，输出差分信号，并将差分信号输出至第二串行收发器；

第二串行收发器接收第一串行收发器输出的差分信号，并根据RAM存储器中编解码关系进行解码；

主机通过并行总线分别与多路串行通道中第一串行收发器输入端电性连接，多路串行通道中第一串行收发器的输出端通过差分只写总线与多路串行通道中第二串行收发器的输入端一一对应电性连接，多路串行通道中第二串行收发器的输出端通过串行总线与多个DSDDR存储器的输入端一一对应电性连接。

在以上技术方案的基础上，优选的，第一串行收发器包括接收器、第一8B/10B编码器、第二8B/10B编码器、快速时钟模块、第一CRC校验、第二CRC校验、串行器和差分输出缓冲器；

接收器接收主机发送的16位数据，并分成16位数据分成高8位数据和低8位数据，将高8位数据送入第一8B/10B编码器和第一CRC校验，将低8位数据送至第二8B/10B编码器和第二CRC校验，第一CRC校验对8位并行数据进行校验值计算，并将校验值传送给第一8B/10B编码器，第一8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，第二CRC校验对8位并行数据进行校验值计算，并将校验值传送给第二8B/10B编码器，第二8B/10B编码器根据RAM存储器中编解码关系对输入的8位并行数据和校验值依次进行编码，增加冗余码，并输出10位并行数据至快速时钟模块，快速时钟模块对第一8B/10B编码器和第二8B/10B编码器输出的10位并行数据进行数据的快速选通，使输出数据为10位并行数据，并将10位并行数据进输出至串行器，串行器把8B/10B编码器输出的10位并行数据转换为串行数据流，然后通过差分输出缓冲器把单端信号差分输出。