[发明专利]伪静态随机存取存储器及其数据写入方法

说明书

本发明提供一种伪静态随机存取存储器及其数据写入方法。数据写入方法包括：提供具有基础周期的基础时脉信号；致能芯片致能信号以执行写入操作，并在芯片致能信号的被致能时间区间接收写入数据；依据写入命令致能信号而以基础周期为间隔依序产生多个内部时脉信号；接收刷新冲突信号，并判断刷新冲突信号是否被致能；以及当刷新冲突信号被致能时，延迟内部时脉信号，并且依据经延迟的内部时脉信号将写入数据写入至选中感测放大器。

技术领域

本发明涉及一种存储器的控制方法，尤其涉及一种伪静态随机存取存储器及其数据写入方法。

背景技术

近年来，随着半导体存储器元件的整合水准变得愈来愈高且存在对更高速度的需求，对于同时具有静态随机存取存储器(Static Random Access Memory)及动态随机存取存储器(Dynamic Random Access Memory)的优点的伪静态随机存取存储器(PseudoStatic Random Access Memory)的需求持续增加，特别是运用在行动装置中。

伪静态随机存取存储器为具有动态随机存取存储器的单元结构及静态随机存取存储器的周边电路的存储器元件。虽然伪静态随机存取存储器具有大容量及低成本的优点，但需要考虑定期执行刷新操作的需求。当刷新操作与写入操作发生冲突时，现有的伪静态随机存取存储器存常会以缩短刷新周期的方式来保持数据的可靠度，然而上述方式会导致待机时电流增加，从而有功耗增加的问题。

发明内容

本发明提供一种伪静态随机存取存储器及其数据写入方法，可调整内部时脉信号，以避免刷新操作与写入操作发生冲突。

本发明的数据写入方法适用于伪静态随机存取存储器。数据写入方法包括：提供具有基础周期的基础时脉信号；致能芯片致能信号以执行写入操作，并在芯片致能信号的被致能时间区间接收写入数据；依据写入命令致能信号而以基础周期为间隔依序产生多个内部时脉信号；接收刷新冲突信号，并判断刷新冲突信号是否被致能；以及当刷新冲突信号被致能时，延迟内部时脉信号，并且依据经延迟的内部时脉信号将写入数据写入至选中感测放大器。

本发明的伪静态随机存取存储器包括控制器、内部时脉产生器以及写入缓冲器。控制器用以接收具有基础周期的基础时脉信号以及芯片致能信号。内部时脉产生器耦接控制器，用以依据由控制器所传送的写入命令致能信号而以基础周期为间隔依序产生多个内部时脉信号。写入缓冲器耦接控制器以及内部时脉产生器，用以依据内部时脉信号将写入数据写入至选中感测放大器。其中当刷新冲突信号被致能时，内部时脉产生器延迟内部时脉信号。

基于上述，本发明的伪静态随机存取存储器能够以基础周期为间隔依序产生多个内部时脉信号。当刷新操作与写入操作发生冲突时，本发明的伪静态随机存取存储器不用缩短刷新周期而能够通过延迟内部时脉信号的方式来延迟写入操作的时间，以顺利执行刷新操作与写入操作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例的伪静态随机存取存储器的方块示意图；

图2是依照本发明一实施例的控制器的方块示意图；

图3是依照本发明一实施例的刷新冲突判断电路的示意图；

图4是依照本发明一实施例的内部时脉产生器的方块示意图；

图5是依照本发明一实施例的写入缓冲器的方块示意图；

图6A及图6B是依照本发明一实施例的数据写入方法的波形示意图；

图7是依照本发明一实施例的延迟电路的示意图；

图8是依照本发明一实施例的致能信号产生电路的示意图；

图9是依照本发明一实施例的内部时脉产生电路的部分示意图；