[发明专利]一种互连芯片动态共享缓冲装置

权利要求书

1.一种互连芯片动态共享缓冲装置，其特征在于，包括：报文拆分模块、控制码组合模块、数据DAMQ和控制DAMQ，一个数据输入端口、一个读请求输入端口和一个数据输出端口；记控制DAMQ为DAMQ_CTRL，数据DAMQ为DAMQ_DATA；记互连芯片动态共享缓冲装置包含的虚信道VC数目为N，N为正整数；

报文拆分模块与数据输入端口、控制码组合模块、DAMQ_DATA相连；报文拆分模块从数据输入端口接收报文，将报文拆分成报文数据和报文控制信息，然后，将报文数据输出给DAMQ_DATA，将报文控制信息输出给控制码组合模块；

控制码组合模块与报文拆分模块、DAMQ_DATA、DAMQ_CTRL相连，从报文拆分模块接收报文控制信息即报文中的控制位，从DAMQ_DATA接收报文数据存储在DAMQ_DATA中的地址即写缓冲地址，将报文控制信息和写缓冲地址组合成控制码，并将控制码输出给DAMQ_CTRL；

DAMQ_DATA与报文拆分模块、报文组合模块、DAMQ_CTRL以及数据输出端相连；DAMA_DATA从报文拆分模块接收报文数据，将报文数据缓存至DAMQ_DATA，将报文数据在DAMQ_DATA中的存放地址记为写缓冲地址wt_addr，然后，将写缓冲地址wt_addr发送给控制码组合模块；DAMQ_DATA从DAMQ_CTRL接收控制码中的地址位即读缓冲地址，通过读缓冲地址从DAMQ_DATA读出报文数据，通过报文输出端口将报文数据输出；

DAMQ_CTRL与读请求输入端口、控制码组合模块、DAMQ_DATA相连，从控制码组合模块接收控制码，对N个VC的控制码动态共享存储，从读请求输入端口接收到读请求，根据控制码得到读缓冲地址，然后将读缓冲地址发送给DAMQ_DATA。

2.如权利要求1所述的互连芯片动态共享缓冲装置，其特征在于，DAMQ_CTRL由VC号识别模块、N个读写地址管理模块即VC₀到VC_N-1读写地址管理模块、第一写请求与写地址选择模块、第一读请求与读地址选择模块、第二写请求与写数据选择模块、第二读请求选择模块、第三数据缓冲区、地址缓冲区、空闲地址缓冲区、第二读写地址管理模块、N个第二VC顶部缓冲区即第二VC₀到VC_N-1FIFO_TOP、以及N选1多路选择器组成；DAMQ_CTRL包含有1个数据输入端口，一个读请求输入端口，和1个数据输出端口；

数据输入端口与VC号识别模块、第三数据缓冲区、N个第二VC顶部缓冲区即第二VC₀到VC_N-1FIFO-TOP相连，DAMQ_CTRL通过数据输入端口将从控制码组合模块接收的控制码输入到VC号识别模块，同时，如果第二VC₀到VC_N-1的顶部缓冲区可以接收旁路数据，将控制码直接旁路写入第二VC₀到VC_N-1的顶部缓冲区；否则，将控制码写入第三数据缓冲区；

VC号识别模块与数据输入端口、VC₀到VC_N-1读写地址管理模块相连，从数据输入端口输入的控制码中提取该控制码的VC号i，生成VC_i写请求，发送到VC_i读写地址管理模块，0≤i≤N-1，i为整数；

VC_i读写地址管理模块与VC号识别模块、VC_i顶部缓冲区即VC_i FIFO_TOP、第一写请求与写地址选择模块、第一读请求与读地址选择模块、第二写请求与写数据选择模块、第二读请求选择模块、地址缓冲区和空闲地址缓冲区相连，从VC号识别模块接收VC_i写请求，生成读空闲地址缓冲区的VC_i第二读请求，发送到第二读请求选择模块；VC_i读写地址管理模块接收从空闲地址缓冲区读出的空闲地址，将该地址保存为VC_i写地址，生成VC_i第一写请求，将VC_i第一写请求与写地址发送到第一写请求与写地址选择模块；VC_i读写地址管理模块从VC_iFIFO_TOP接收对VC_i的读请求，将VC_i的读请求和读地址作为VC_i第一读请求与读地址发送到第一读请求与读地址选择模块；生成VC_i第二写请求，将VC_i的读地址作为写数据，送给第二写请求与写数据选择模块；VC_i读写地址管理模块接收从地址缓冲区读出的地址，将VC_i的读地址更新为该地址；

第一写请求与写地址选择模块与VC₁到VC_N读写地址管理模块、数据缓冲区和地址缓冲区相连，串行接收VC_i读写地址管理模块发出的VC_i第一写请求与写地址，选择有效的写请求及其写地址分别生成第一写请求和第一写地址，发送给第三数据缓冲区和地址缓冲区；

第一读请求与读地址选择模块与VC₀到VC_N-1读写地址管理模块、第三数据缓冲区和地址缓冲区相连，串行接收VC_i读写地址管理模块发出的VC_i第一读请求与读地址，选择有效的读请求及其读地址分别生成第一读请求和第一读地址，发送给第三数据缓冲区和地址缓冲区；

第三数据缓冲区是具有独立的读写端口的双端口静态随机访问存储器SRAM，与数据输入端口、第一写请求与写地址选择模块、第一读请求与读地址选择模块、第二VC₀到VC_N-1顶部缓冲区相连，接收第一写请求与写地址选择模块发送的第一写请求和第一写地址，从数据输入端口接收控制码并将其写入到第一写地址指向的存储器空间；第三数据缓冲区接收第一读请求与读地址选择模块发送的第一读请求和第一读地址，从第一读地址指向的存储器空间输出数据到第二VC₀到VC_N-1顶部缓冲区；

地址缓冲区是具有独立的读写端口的双端口SRAM或者寄存器组，与第一写请求与写地址选择模块、第一读请求与读地址选择模块、VC₀到VC_N-1读写地址管理模块、空闲地址缓冲区相连，接收第一写请求与写地址选择模块发送的第一写请求和第一写地址，从空闲地址缓冲区接收空闲地址并将其写入到第一写地址指向的存储器空间；接收第一读请求与读地址选择模块发送的第一读请求和第一读地址，从第一读地址指向的存储器空间输出数据作为读出的地址，发送到VC₀到VC_N-1读写地址管理模块；

第二写请求与写数据选择模块与VC₀到VC_N-1读写地址管理模块、第二读写地址管理模块、空闲地址缓冲区相连，串行接收VC_i读写地址管理模块发送的第二写请求与写数据，选择有效的写请求，生成第二写请求，发送到第二读写地址管理模块和空闲地址缓冲区，选择有效的写数据作为写入的空闲地址写入到空闲地址缓冲区；

第二读请求选择模块与VC₀到VC_N-1读写地址管理模块、第二读写地址管理模块、空闲地址缓冲区相连，串行接收VC_i读写地址管理模块发送的第二读请求，选择有效的读请求作为第二读请求发送到第二读写地址管理模块和空闲地址缓冲区；

第二读写地址管理模块与第二写请求与写数据选择模块、第二读请求选择模块、空闲地址缓冲区相连，接收第二写请求与写数据选择模块发送的第二写请求，将第二写地址加一，发送到空闲地址缓冲区；第二读写地址管理模块接收第二读请求选择模块发送的第二读请求，将第二读地址加一，发送到空闲地址缓冲区；

空闲地址缓冲区是具有独立的读写端口的双端口SRAM或者寄存器组，与第二写请求与写数据选择模块、第二读请求选择模块、第二读写地址管理模块相连，接收第二写请求，将写入的空闲地址写到第二写地址指向的位置；空闲地址缓冲区接收第二读请求，从第二读地址指向的位置输出数据作为读出的空闲地址，发送到地址缓冲区和VC₀到VC_N-1读写地址管理模块；

第二VC_i FIFO_TOP由寄存器组组成；第二VC_i FIFO_TOP与数据输入端口、第三数据缓冲区、VC_i读写地址管理模块、N选1多路选择器、读请求输入端口相连，如果第二VC_i FIFO_TOP可以接收旁路数据，将数据输入端口的控制码直接旁路写入第二VC_iFIFO_TOP；从读请求输入端口接收到VC_i读请求输入，将数据从第二VC_iFIFO_TOP读出输出给N选1多路选择器，然后，向VC_i读写地址管理模块发出VC_i读请求；第二VC_iFIFO_TOP从第三数据缓冲区接收数据，缓存至第二VC_iFIFO_TOP；

N选1多路选择器与第二VC₀到VC_N-1顶部缓冲区以及外部DAMQ_DATA相连，从第二VC₀到VC_N-1顶部缓冲区相连接收VC₀到VC_N-1读出数据，然后选择其中一个数据通过数据输出端口输出给DAMQ_DATA。