[发明专利]减小深度休眠模式下LPDRAM的静态功耗电路

说明书

本发明公开了一种减小深度休眠模式下LPDRAM的静态功耗电路，包括LPDRAM的第一门控电路、第二门控电路和命令控制模块，所述的第一门控电路产生内部第一核心电源VDD1I，所述的第二门控电路分别产生内部第二核心电源VDD2I和数据I/O驱动电路电源VDDQI，所述的命令控制模块产生深度休眠使能信号DPD。通过上述方式，本发明提供的减小深度休眠模式下LPDRAM的静态功耗电路，采用两种电源门控电路，可以在深度休眠模式下关掉绝大部分使用内部第一核心电源和内部第二核心电源的器件，减少整个LPDRAM的静态漏电流。

技术领域

本发明涉及动态随机存储器的技术领域，具体为一种减小深度休眠模式下LPDRAM的静态功耗电路。

背景技术

低功耗动态随机存储器LPDRAM，是DRAM的一种，又称为mDDR(也称为低功耗DDR，或LPDDR)，是美国联合电子设备工程委员会（JEDEC）面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动智能手机、平板电脑和其他移动计算设备。

通常情况下，LPDRAM进入深度休眠模式之后，大部分的耗电模块，比如高压产生电路、钳位电路等已经关闭。所以深度休眠模式下的功耗绝大部分来自于LPDRAM芯片中所有未关闭器件的静态漏电流。而器件的静态漏电流与器件的供电电压以及器件本身的工艺特性参数相关，当LPDRAM容量越来越大，外围电路的器件越来越多时，漏电流的总和会越来越大。虽然增加器件的阈值电压可以降低器件的漏电，但会导致器件的速度降低，从而降低了整个LPDRAM产品的时序性能。在实际LPDRAM的芯片测试中，核心时序性能参数比如tRAS、tRCD、tWTR等会超出SPEC(超出规定的标准)范围。

在JEDEC定义的LPDRAM的SPEC中，外部电源通常分为4类：核心电源1，核心电源2，输入缓冲器电源，数据I/O驱动电源。通常核心电源1的电压高于其它3类。以第3代的LPDRAM（LPDDR3）为例，核心电源1（VDD1）的电压为1.8v，核心电源1通常用于产生一些跟高压电路相关的控制逻辑；核心电源2（VDD2）的、输入缓冲器电源电压、数据I/O驱动电源电压均为1.2v。内部的时序和控制逻辑都是由外部核心电源2提供的，输入缓冲器以及I/O驱动的电源也是由外部输入电源分别提供。LPDRAM的数据I/O驱动电路也是CMOS架构，通常支持32或者16位的输出，每位输出端口又支持多种输出电阻，这样导致每个输出端口的PMOS/NMOS晶体管器件总尺寸很大，所以总的数据I/O驱动电路也存在可观的静态漏电电流。

因此，在不降低器件速度的情况下，需要关闭更多的器件来减少静态漏电流，而这些器件可能会使用不同的电源，所以需要多种电源门控电路来支持。

发明内容

本发明主要解决的技术问题是提供一种减小深度休眠模式下LPDRAM的静态功耗电路，提供两种电源门控电路来降低深度休眠模式下的静态漏电流。

为解决上述技术问题，本发明采用的一个技术方案是：提供了一种减小深度休眠模式下LPDRAM的静态功耗电路，包括LPDRAM的第一门控电路、第二门控电路和命令控制模块，所述的第一门控电路产生内部第一核心电源VDD1I，所述的第二门控电路分别产生内部第二核心电源VDD2I和数据I/O驱动电路电源VDDQI，所述的命令控制模块产生深度休眠使能信号DPD；

所述的第一门控电路包括电平转换器、第一反相器、第二反相器、第一PMOS晶体管和第一NMOS晶体管，所述的电平转换器的输出接到第一反相器的输入，第一反相器的输出接到第二反相器的输入，第二反相器的输出接到第一PMOS晶体管的栅端和第一NMOS晶体管的栅端，第一PMOS晶体管的源端接到第一核心电源信号，第一PMOS晶体管和第一NMOS晶体管的漏端相互连接，作为内部第一核心电源VDD1I的驱动信号；