[发明专利]一种多数据格式高速并行NandFlash存储装置

权利要求书

1.一种多数据格式高速并行NandFlash存储装置，其特征在于，包括载荷数据处理通道、芯片控制通道和NandFlash芯片或基片，每一载荷数据处理通道处理一种数据格式的载荷数据；

所述载荷数据处理通道包括有效载荷接口模块、数据组帧模块和存储页地址管理及索引模块；

所述芯片控制通道包括优先级控制模块和NandFlash通道控制模块；

所述有效载荷接口模块，用于接收载荷数据；

所述数据组帧模块，用于对所述载荷数据进行组帧，并在其内置页缓冲中的数据量达到设定的阈值时，向存储页地址管理及索引模块发送存储请求信号；

所述存储页地址管理及索引模块，预先设定其所属的载荷数据处理通道对应的存储空间，在接收到所述存储请求信号时，更新当前存储页地址，并根据其将存储请求信号索引至对应的优先级控制模块；

优先级控制模块，当自身状态为闲时，响应所述存储请求信号，对数据组帧模块页缓冲中的数据进行编程缓冲后，向NandFlash通道控制模块发送编程请求信号；

NandFlash通道控制模块，在接收到所述编程请求信号时，控制NandFlash芯片或基片对优先级控制模块中编程缓冲的数据进行编程；

所述更新当前存储页地址为：计算通道当前存储页地址Pagei，当存储空间为正常状态时，令Pagei自加1，当存储空间中存在坏块时，则令Pagei为跳过坏块所对应的存储页数后的值；

所述根据其将存储请求信号索引至对应的优先级控制模块为：所述存储页地址管理及索引模块根据其所在的载荷数据处理通道当前的Pagei计算其对应的优先级控制模块的编号，定义M为NandFlash芯片或基片的个数，且M为2 的整数次幂，设优先级控制模块的编号为m，且1≤m≤M，令P＝log₂M，将Pagei的后P比特位记为Pagei[P-1:0]，Pagei[P-1:0]所对应的十进制值为索引到的优先级控制模块的编号m的值；

所述数据组帧模块，采用监听的工作方式，当监听到组帧请求信号时，在其内置的页缓冲中的数据量达到设定的阈值时，不再向有效载荷接口模块发送组帧应答信号；否则，则继续向所述有效载荷接口模块发送组帧应答信号，并从接收缓冲中读取数据，再对读取到的数据按照预先设定的帧结构进行组帧，然后将组帧后的数据写入其内置的页缓冲中。

2.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述有效载荷接口模块，通过内置的接收缓冲对接收到的载荷数据进行缓存，当接收缓冲内的数据量达到设定的组帧阈值时，向数据组帧模块发送组帧请求信号。

3.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述存储页地址管理及索引模块索引至对应的优先级控制模块后，将存储请求信号发送到优先级控制模块，当接收到优先级控制模块返回的存储应答信号后，再将该存储应答信号发送到数据组帧模块，该数据组帧模块再将所述页缓冲中的数据发送到优先级控制模块的编程缓冲中。

4.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述优先级控制模块，当自身状态为闲时，向载荷数据处理通道发送存储应答信号，随后将自身的状态设置为忙，当所述编程缓冲中接收到数据后，向NandFlash通道控制模块发送编程请求信号，收到NandFlash通道控制模块回复的编程应答信号后，再将自身状态设置为闲；当自身状态为忙时，不响应存储请求信号。

5.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述NandFlash通道控制模块，当接收到所述编程请求信号后，按照NandFlash芯片的编程时序独立生成1组NandFlash控制信号，控制对应的NandFlash芯片或基片对优先级控制模块编程缓冲中的数据进行编程，当芯片或基片完成编程后，NandFlash通道控制模块再向优先级控制模块回复编程应答信号。

6.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述页缓冲中的数据量设定阈值为1页。

7.根据权利要求1所述多数据格式高速并行NandFlash存储装置，其特征在于，所述存储空间中的坏块所对应的存储页数由存储芯片的特性确定。