[发明专利]一种高速ADC数据传输的位同步方法

说明书

本发明公开一种高速ADC数据传输的位同步方法，属于SoC技术领域。在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。本发明提供的高速ADC数据传输的位同步方法在线可配，能够自适应调整，能够降低数据传输出错的风险。

技术领域

本发明涉及SoC技术领域，特别涉及一种高速ADC数据传输的位同步方法。

背景技术

随着电子技术及交叉领域技术的协同发展，多用户检测、多目标捕获跟踪等技术得到广泛应用，多通道采样处理系统在现代电子结构体系中越来越重要。为满足较宽频带覆盖和较高灵敏度的系统需求，适应电子设备小型化、低功耗的发展趋势，基于多通道高速ADC设计多通道采样处理平台成为一种普遍采用的解决方案。源同步传输将数据与时钟同步传输，在高速ADC数据通路中被广泛使用。在数据传输速率不断提高的情况下，数据有效窗口不断缩小，如何在接收端获取正确的数据成为接收端接口设计的硬性要求。

在高传输速率的多通道采样处理系统中，高速接口设计受多方面因素影响。以ADC与FPGA组成的系统为例，在印制电路板设计上要考虑高速传输线的信号完整性，布局布线时要考虑阻抗连续性和减小串扰，在FPGA内部要注意走线规则。在发送端，ADC输出时钟及数据本身可能存在抖动；在印制板上，高速数据在传输过程中会因布线等原因产生抖动；在接收端，采样时钟、帧时钟、数据分别经过内部时钟网络、数据通路时相对相位关系可能会发生变化。尽管严格保证ADC各通道串行数据与采样时钟的走线等长，采用普通的数据接口与解串逻辑也不能实现数据的稳定接收。ADC接收端的接口设计成为决定多通道采用处理系统性能优劣的关键。

Xilinx公司Vertex5系列的FPGA为实现高速数据可靠传输，在差分信号转单端信号后，采用片同步技术保证数据同步。片同步技术通过调整IO延迟锁定最佳采样位置实现比特对齐，又称为位同步；通过比特滑动不断的校验数据和调整时序实现字节对齐，又称为字节同步。该技术以接收数据和发送训练序列的比对结果为判定依据，在设置训练序列时需注意训练字节对搜索效果的影响。

SoC在系统应用时也会遇到类似的问题，要在前期设计阶段充分考虑。SoC设计又与FPGA有所不同，其设计方法也大相径庭。如果ADC与SoC采用SIP封装形式，数据在传输中还会由于BUMP及布线等引入抖动。受电源电压、温度、工艺等环境因素的影响，数据通路上的抖动不断变化。

发明内容

本发明的目的在于提供一种高速ADC数据传输的位同步方法，具有在线可配，可自适应调整，能够降低数据传输出错风险的功能。

为解决上述技术问题，本发明提供一种高速ADC数据传输的位同步方法，包括：

在差分转单端电路后依次插入相位调节电路、时序检测电路和时序控制电路；

通过所述时序检测电路反馈被检测信号的时序状态及状态类型，由所述时序控制电路调整所述相位调节电路的延时以确定最佳的采样位置。

可选的，所述相位调节电路用于延迟被检测信号，其延迟时间由调节步长和所述时序控制电路输出的调节值决定；最大调节值与调节步长的乘积小于数据时间宽度，时钟信号的相位调节电路额外增加锁相功能。

可选的，所述时序检测电路在所述相位调节电路后一级采样时钟和数据，根据时钟CLK和数据DATA的相位关系输出时序状态及状态类型。

可选的，所述时序检测电路采样时钟和数据的检测方法为：