[发明专利]降低3D NAND存储器编程干扰的方法

说明书

一种降低3D NAND存储器编程干扰的方法，在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。本发明的方法减少了对非选择串中与被编程的存储单元位于同层的那个存储单元的编程干扰。

技术领域

本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器编程干扰的方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器。

现有的3D NAND存储器结构包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿堆叠结构的若干通道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，每一个沟道孔中的存储结构与每一个控制栅相交的位置对应为一个存储单元。

现有技术在对某一个沟道孔中的某一个存储单元进行编程时，容易对其他沟道孔中对应的同一层中的其他存储单元带来编程干扰。

发明内容

本发明所要解决的技术问题是在怎样减小3D NAND存储器编程时的编程干扰。

本发明提供了一种降低3D NAND存储器编程干扰的方法，包括：

提供3D NAND存储器，所述3D NAND存储器包括：半导体衬底；位于半导体衬底上控制栅和隔离层相互层叠的堆叠结构；贯穿所述堆叠结构的若干存储串，所述每一个存储串中具有沿竖直方向分布的若干存储单元，每一个存储单元与相应层的控制栅对应；

在进行编程时，将选中的一个存储串作为选择串，其他存储串作为非选择串，对所述选择串中的某一个存储单元进行编程，在所述要进行编程的存储单元对应的控制栅上施加编程电压，将所述施加编程电压的控制栅作为选择层，其他层的控制栅作为非选择层；在所有相距所述选择层大于1层的若干非选择层中选择至少一层施加第一偏置电压，在剩余的选择层上施加第二偏置电压，所述第一偏置电压小于第二偏置电压，且第一偏置电压和第二偏置电压均小于编程电压。

可选的，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于1层。

可选的，所述施加第一偏置电压的非选择层与所述选择层的距离至少大于2层。

可选的，所述施加第一偏置电压的非选择层总数量大于等于两层时，所述施加第一偏置电压的若干非选择层为非相邻层或者所述若干选择层中存在相邻层。

可选的，所述施加第一偏置电压的若干非选择层存在相邻层时，所述相邻层数量为2层或大于2层。

可选的，所述施加第一偏置电压的若干非选择层为非相邻层时，两个施加第一偏置电压的非选择层之间相差的层数为1层或大于1层。

可选的，所述每一个存储串均包括：贯穿堆叠结构的沟道孔；位于沟道孔的中的存储结构，所述存储结构包括位于所述沟道孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面上的沟道层，所述沟道孔中的电荷存储层的与相应层的控制栅对应的位置为一个存储单元。

可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡氧化层、位于阻挡氧化层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿氧化层；所述沟道层填充满剩余的沟道孔。