[发明专利]一种非易失性存储器的控制系统有效
| 申请号： | 201910440193.5 | 申请日： | 2019-05-24 |
| 公开（公告）号： | CN110164499B | 公开（公告）日： | 2023-02-28 |
| 发明（设计）人： | 张黄鹏;王颀;霍宗亮 | 申请（专利权）人： | 中国科学院微电子研究所 |
| 主分类号： | G11C16/24 | 分类号： | G11C16/24;G11C16/32;G11C7/22 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 王宝筠 |
| 地址： | 100029 北京市朝阳*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 非易失性存储器 控制系统 | ||
1.一种非易失性存储器的控制系统，其特征在于，所述非易失性存储器包括：位线驱动模块；所述控制系统包括：控制器、处理模块和时序处理模块；
其中，所述控制器用于输出预设序列码至所述处理模块；所述处理模块用于依据所述预设序列码生成目标序列码；所述时序处理模块用于依据所述目标序列码控制所述位线驱动模块的时序；
所述处理模块还用于输出使能信号，所述使能信号用于控制所述时序处理模块对接收的所述目标序列码进行译码处理，生成所述位线驱动模块的时序；所述时序处理模块还用于当对所述目标序列码译码处理完成且对所述位线驱动模块的时序控制完成后，向所述处理模块返回第一信号，所述第一信号用于表征所述时序处理模块完成对所述位线驱动模块的时序控制；
所述处理模块包括第一信号输出端、目标序列码输出端和第一信号接收端；所述时序处理模块包括第二信号接收端、目标序列码接收端和第二信号输出端；其中，所述第一信号输出端与所述第二信号接收端连接，所述目标序列码输出端与所述目标序列码接收端连接，所述第一信号接收端与所述第二信号输出端连接；所述处理模块通过所述第一信号输出端输出所述使能信号，所述时序处理模块通过所述第二信号接收端接收所述使能信号；所述处理模块通过所述目标序列码输出端输出所述目标序列码，所述时序处理模块通过所述目标序列码接收端接收所述目标序列码；所述时序处理模块通过所述第二信号输出端输出所述第一信号，所述处理模块通过所述第一信号接收端接收所述第一信号。
2.根据权利要求1所述的控制系统，其特征在于，所述位线驱动模块所需的时序分为多段，所述目标序列码表征其中任意一段时序。
3.根据权利要求1所述的控制系统，其特征在于，所述非易失性存储器为单值存储单元的非易失性存储器或多值存储单元的非易失性存储器。
4.根据权利要求1所述的控制系统，其特征在于，所述时序处理模块包括标准ASIC设计程序。
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