[发明专利]一种多通道并行读出FIFO的方法及装置

说明书

本发明提供了一种多通道并行读出FIFO的方法，所述方法包括：S1，根据多个通道的通道数目，将数据存储模块分成多个独立区域，每个独立区域对应一个通道，将多通道输入的数据分别写入对应的独立区域；S2，将数据从其在所述数据存储模块的独立区域中取出，并根据各数据所在独立区域对应的通道分别寄存；S3，根据外部请求对请求通道寄存的数据按预定数量分解成小位宽数据，并将分解后的小位宽数据按顺序读出。本发明利用输入数据和读出数据的位宽不同，在输入数据位宽较大，输出数据位宽较小时，将RAM内部根据各通道所需FIFO大小划分出多块地址空间，以提高RAM的资源利用率，且各通道同时输出多个数据流，数据流均可保持连续。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种多通道并行读出FIFO的实现方法。

背景技术

在数字集成电路设计领域，存储部件是大多数设计中不可或缺的部分，存储部件有RAM、ROM、FIFO、CAM等，其中FIFO(First-In-First-Out)是数字集成电路设计中极为重要的部分，其采用先入先出的数据缓冲策略，拥有数据缓冲，数据跨时钟域传输，数据位宽转换等功能，合理地使用FIFO有助于降低设计复杂度、提高系统稳定性。在数字电路设计中，FIFO已经成为不可或缺的存储部件，在FPAG设计中被广泛使用，各大厂商也都提供了FIFO的IP核以供设计使用。

当有多个通道数据需要缓冲时，根据FIFO的特性，一般采取使用IP核向导生成多个FIFO，对每一个通道的数据流单独采用一个FIFO进行缓冲。这种设计虽然简单清晰，易于控制，然而很多时候却有着严重的资源浪费的问题存在。FIFO的生成需要使用BRAM资源，FPGA芯片中每块BRAM大小固定，且仅支持配置成有限的深度×宽度的模式，固定的BRAM大小决定了即使所需的FIFO的存储空间小于一块BRAM的大小，也必须使用一块完整的BRAM，而有限的配置宽度和深度决定了在处理大位宽数据时，必须使用多个BRAM进行拼接，每一块BRAM的存储空间可能都没有用尽，这无疑增加了FIFO的浪费。在设计中，BRAM是一种十分宝贵的片上资源，尤其在一些低端的FPGA芯片上，过多的浪费甚至会导致BRAM不足的情况发生，而FIFO中浪费的BRAM资源无法被重新利用，显然会对设计造成严重影响。

由此可以看出，BRAM资源的过度使用是目前多通道FIFO设计的一个重要问题，为了解决这个问题，在多通道FIFO设计中需要减少FIFO的BRAM资源消耗，增加BRAM资源的利用效率。

发明内容

本发明为了克服在FPAG设计中多通道FIFO的资源消耗过大的问题，提出一种多通道并行读出FIFO的方法，所述方法用于将数据存储模块中的数据从多个通道同时读出，所述方法包括：

S1，根据多个通道的通道数目，对所述数据存储模块进行划分，分成多个独立区域，每个独立区域对应一个通道，将多通道串行输入的数据分别写入各通道所对应的独立区域，并对该通道的写入状态进行状态标示；

S2，将数据从其在所述数据存储模块的独立区域中取出，并根据各数据所在独立区域对应的通道分别寄存；

S3，根据外部请求对请求通道寄存的数据按预定数量分解成小位宽数据，并将分解后的小位宽数据按顺序读出，同时对该通道的读出状态进行状态标示。

更进一步地，在步骤S1中，对于不同通道的数据串行到来，根据数据所属的通道编号来判断数据在所述数据存储模块中对应的地址，并写入所述数据存储模块中对应的独立区域。

更进一步地，在步骤S2中，在数据从所述数据存储模块取出并寄存的过程中，对于每一个通道，对正在寄存数据的通道标示为1，尚未寄存或寄存的数据已取出进行分解的通道标示为0。

更进一步地，在步骤S2中，在数据从所述数据存储模块取出并寄存的过程中，采用轮询规则，每个周期将标示为0的通道对应的数据从所述数据存储模块中取出，并根据该数据所在通道分别寄存。