[发明专利]一种基于FPGA的NVMe SSD PCIe数据包解析方法

说明书

一种基于FPGA的NVMe SSD PCIe数据包解析方法，它属于存储技术领域。本发明解决了传统的PCIe数据包解析过程复杂，且需要占用的逻辑资源过多的问题。本发明借助接收的NVMe数据包的TLP参数的特征以及地址的变化规律，简化了数据包解析过程，在不解析TLP地址的情况下能够准确判断出TLP包的类型及作用；而且由FPGA内部的BlockRam构成的FIFO缓存模块只需记录TLP参数及编号字段，不用记录TLP的地址，与传统的数据解析方法相比，本发明提出的简化方法在保证数据解析模块功能完整的同时，可以节省57％的逻辑资源。本发明可以应用于存储技术领域。

技术领域

本发明属于存储技术领域，具体涉及一种基于FPGA的NVMe SSD PCIe数据包解析方法。

背景技术

高速数据存储设备在雷达测试等领域应用广泛。为了提高存储设备的读写速度，减小设备的体积和功耗，适应小型化、紧凑化的发展趋势，可以利用存储领域新兴的NVMe(Non-Volatile Memory express，非易失性内存主机控制器接口规范)SSD(固态硬盘)来构建便携式高速存储设备，这种SSD的读写速度可高达2GB/s以上。由Zynq(ARM+FPGA)和NVMeSSD实现的存储设备的性能受到ARM核主频和线程的限制，而由FPGA和NVMe SSD实现的存储设备借助FPGA的并行特性，能够更好地发挥NVMe SSD的读写速度。

FPGA控制NVMe SSD的核心技术在于控制软件的设计和实现，包括数据接收及解析模块、数据发送模块、控制流程模块等。由于NVMe SSD借助PCIe(peripheral componentinterconnect express,高速串行计算机扩展总线)总线进行数据传输，因此数据解析模块需要解析从PCIe硬核的AXI-Stream接口返回的PCIe数据包。数据解析模块的作用在于解析PCIe数据包的信息，为后续模块提供具体的操作指令。传统的PCIe数据包解析过程比较复杂，且解析后的信息需要缓存在FIFO中，导致占用的逻辑资源过多，增加了NVMe控制模块的开发难度。

发明内容

本发明的目的是为解决传统的PCIe数据包解析过程复杂，且需要占用的逻辑资源过多的问题，而提出了一种基于FPGA的NVMe SSD PCIe数据包解析方法。

本发明为解决上述技术问题采取的技术方案是：一种基于FPGA的NVMe SSD PCIe数据包解析方法，所述基于FPGA的NVMe SSD PCIe数据包解析方法中需要解析的TLP包括读内存TLP和写内存TLP；且对于每个TLP均需要解析出其对应的格式信息、类型信息和长度信息；

其中：格式信息和类型信息用于确定对应的TLP的类型，长度信息用于确定对应的TLP的作用；

每个TLP的TLP参数均为一个16位2进制数，TLP参数的高8位为对应TLP的格式信息和类型信息，TLP参数的低8位为对应TLP的长度信息的低8位。

进一步地，所述TLP参数包括5种类型；类型1的TLP参数表示为0x0010，类型2的TLP参数表示为0x0010或0x0004，类型3的TLP参数表示为0x0040，类型4的TLP参数表示为0x4020，类型5的TLP参数表示为0x4004；

进一步地，所述类型2的TLP参数表示替换为0xad04/0xad10，0xad04/0xad10用于与类型1的TLP参数进行区分；

更进一步地，所述基于FPGA的NVMe SSD PCIe数据包解析方法，其具体包括以下步骤：

步骤一、FPGA接收到新的TLP后，将接收到的新TLP的编号(Tag)信息缓存，并跳转至步骤二；

步骤二、判断当前TLP的格式和类型信息是否为0x00，若是，则跳转至步骤三，否则，跳转至步骤五；

步骤三、判断当前TLP的RxUser[2]是否为1，若是，则跳转至步骤四，否则，跳转至步骤五；