[发明专利]神经网络智能芯片及其形成方法

说明书

本发明涉及一种神经网络智能芯片及其形成方法，所述神经网络智能芯片包括：存储模块，包括若干存储块；计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。所述神经网络智能芯片具有高带宽高计算速率。

技术领域

本发明涉及集成电路领域，尤其涉及一种神经网络智能芯片及其形成方法。

背景技术

如今，基于深度神经网络的人工智能已被证明在许多应用中能够辅助甚至替代人类，如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。基于神经网络的一般芯片结构虽然在人工智能领域取得了瞩目的成果，但是由于运算量和数据量巨大，智能芯片的计算速度依旧面临巨大的挑战，

现有的智能芯片中，通常将数据存放于神经网络计算芯片外部的DRAM存储器内，存储芯片与神经网络计算芯片之间通过外部转接板的封装连线连接。由于外部转接板的空间有限，限制了连线的数量与距离，导致DRAM存储器与神经网络计算芯片之间的数据传输带宽受限；并且由于外部转接板的接口处存在大电容，数据传输承受着沉重的负载，导致功耗较高；以及外部封装连线具有高电容和高电感，限制了数据传输上限和功耗下限；并且，目前神经网络计算芯片内通过SRAM存储器与外部的DRAM存储器之间进行数据的传输和存储，因此，SRAM存储器的数量也进一步限制了与DRAM存储器之间的数据传输速度，为了提高芯片运算速度，需要使用大量的SRAM存储器，由于SRAM存储器占用的芯片面积较大，因而又会导致成本和功耗增大。

以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。

发明内容

本发明所要解决的技术问题是，提供一种神经网络智能芯片及其形成方法，提高芯片的计算速度。

为了解决上述问题，本发明提供了一种神经网络智能芯片，包括：存储模块，包括若干存储块；计算模块，包括若干逻辑单元，所述逻辑单元与所述存储块一一对应连接，所述逻辑单元用于获取对应存储块内的数据以及向对应存储块内存入数据。

可选的，所述计算模块形成于逻辑基底内，所述存储模块形成于存储基底内，所述存储基底与逻辑基底之间堆叠键合连接。

可选的，所述逻辑单元与对应的存储块之间通过逻辑基底和存储基底内的互连结构实现电连接。

可选的，所述存储模块形成于单层存储基底或多层堆叠连接的存储基底内。

可选的，所述及计算模块形成于单层逻辑基底或多层堆叠连接的逻辑基底内。

可选的，所述存储模块为DRAM存储模块、MRAM存储模块或者PRAM存储模块中的至少一种。

可选的，还包括与各存储块一一对应连接的存储逻辑电路，所述存储逻辑电路形成于所述存储块所在的存储基底内，或者形成于存储电路基底内，所述存储电路基底与所述存储基底堆叠键合连接。

可选的，每个逻辑单元包括乘法器、累加器、运算逻辑电路以及锁存器。

为解决上述问题，本发明的技术方案还提供一种神经网络智能芯片的形成方法，包括：形成计算模块，所述计算模块包括若干逻辑单元；形成存储模块，所述存储模块包括若干存储块；将若干逻辑单元与若干存储块之间一一对应连接。

可选的，在存储基底内形成所述存储模块，在逻辑基底内形成计算模块；将所述存储基底和所述逻辑基底堆叠键合连接，以实现若干逻辑单元与若干存储块之间的一一对应连接。

可选的，在单层或多层堆叠连接的存储基底内形成所述存储模块。

可选的，在单层或多层堆叠连接的逻辑基底内形成所述计算模块。

可选的，所述存储模块为DRAM存储模块、MRAM存储模块或者PRAM存储模块中的至少一种。