[发明专利]一种半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，方法包括以下步骤：提供衬底，形成有PMOS器件和NMOS器件；在衬底上方沉积应力诱导层，应力诱导层保形地沉积在PMOS器件和NMOS器件上方；根据应力诱导层的类型，对PMOS器件或NMOS器件上方的应力诱导层进行等离子体处理；进行退火处理，使PMOS器件记忆压应力，NMOS器件记忆张应力。本发明的方法使NMOS器件和PMOS器件分别记忆拉伸应力和压缩应力，增强NMOS器件沟道层的电子迁移率，PMOS器件沟道层的空穴迁移率，由此提高半导体器件的整体性能。只需形成一次应力诱导层便可以分别在PMOS器件和NMOS器件中记忆压缩应力和拉伸应力，实施过程简单，不会增加半导体器件的制备成本，同时还能够获得高性能的半导体器件。

技术领域

本发明涉及半导体器件技术领域，具体涉及一种半导体器件的制备方法及由该方法获得的半导体器件。

背景技术

为了改善金属氧化物半导体(MOS)晶体管的性能，可以提高MOS晶体管的沟道区的导电性。例如，可以改变沟道区的晶格结构，以增加电荷载流子的迁移率并且从而提高沟道区的导电性。

应力记忆技术(SMT)是可用于改变沟道区的晶格结构的技术之一。具体而言，SMT需要在即将形成MOS晶体管的沟道的沟道区附近形成非晶区以及在应力诱导层位于非晶区上的时间对非晶区进行退火。因此，非晶区在由应力诱导层施加应力于其上的状态下再结晶。结果，形成变形的晶体。变形的晶体保持其变形状态，即使在去除应力诱导层之后亦如此。从而，可认为应力被记忆在变形的晶体中。

现有技术中的SMT大多应用于在NMOS器件中记忆拉伸应力，提高NMOS器件的电子迁移率，提供NMOS器件的性能。然而在同时包括NMOS器件和PMOS器件的CMOS电路中，PMOS器件的性能会因此受到影响而降低。现有技术中，为改善PMOS器件性能的降低，常用的手段包括：在进行退火之前，将PMOS上方的应力诱导层去除；或者在PMOS器件上方形成SiGe外延层以提高PMOS器件的性能。

然而上述方法并不能显著防止PMOS器件的性能降低，或者能保证或提高PMOS器件的性能，但是方法过于复杂，增加了器件制备成本。

发明内容

针对现有技术中SMT技术的上述不足及缺陷，本发明提供一种半导体器件的制备方法及半导体器件，在器件上方形成应力诱导层，并且根据该应力诱导层所产生的应力类型，对PMOS或NMOS器件进行等离子体处理，使得PMOS和NMOS器件分别记忆压缩应力和拉伸应力，提高器件的整体形成。

根据本发明的第一方面，本发明提供了一种半导体器件的制备方法，包括以下步骤：

提供衬底，所述衬底上形成有PMOS器件和NMOS器件；

在所述衬底上方沉积应力诱导层，所述应力诱导层保形地沉积在所述PMOS器件和NMOS器件上方；

根据所述应力诱导层的类型，对所述PMOS器件或NMOS器件上方的所述应力诱导层进行等离子体处理；

进行退火处理，使所述PMOS器件记忆压应力，NMOS器件记忆张应力。

可选地，当所述应力诱导层为拉伸应力的压力诱导层时，对所述PMOS器件上方的应力诱导层进行等离子体处理，所述等离子体处理包括以下步骤：

在所述NMOS器件上方的应力诱导层上方覆盖第一掩模层，暴露所述PMOS器件上方的应力诱导层；

对所述PMOS器件上方的应力诱导层进行所述等离子体处理；

所述等离子体处理采用的气体包括H2或者H2和Ar的混合气体。

可选地，当所述应力诱导层为压缩应力的压力诱导层时，对所述NMOS器件上方的应力诱导层进行等离子体处理，所述等离子体处理包括以下步骤：