[发明专利]一种多相并联DCDC电路及其芯片结构

权利要求书

1.一种多相并联DCDC电路，其特征在于，包括：

设置在芯片上的环路运放误差放大器EA单元、N个输出级电路单元及M个驱动单元，其中，一个驱动单元对应至少一个输出级电路单元，输出级电路单元包括比较器COMP及功率级电路，N为大于等于2的整数，M为小于等于N的整数；

所述环路运放误差放大器EA单元的输出端与驱动单元的输入端连接；

所述驱动单元的输出端与对应的输出级电路单元中比较器COMP的输入端连接，所述比较器COMP的输出端与处于同一个输出级电路单元中的功率级电路的输入端连接；

所述环路运放误差放大器EA单元的输入端与所有功率级电路的输出端连接；

所述环路运放误差放大器EA单元设置于所述芯片裸片die的中间位置，所述M个驱动单元围绕所述环路运放误差放大器EA单元进行设置，所述功率级电路设置于所述芯片裸片die的边缘位置，与所述功率级电路对应的所述比较器COMP的设置位置靠近所述功率级电路。

2.根据权利要求1所述的多相并联DCDC电路，其特征在于，

所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放误差放大器EA单元的输出端连接。

3.根据权利要求2所述的多相并联DCDC电路，其特征在于，

所述功率级电路包括两个缓冲器BUF、上功率管、下功率管、输出电感及输出电容；

所述比较器COMP的负向端与所述驱动单元的输出端连接，所述比较器COMP的正向端与三角波信号端连接，使得所述比较器COMP输出端输出具有预定占空比的方波电压信号；

所述两个缓冲器BUF的输入端分别与所述比较器COMP的输出端连接，所述两个缓冲器BUF的输出端分别与所述下功率管的栅极和所述上功率管的栅极连接，所述上功率管的源极与供电端连接，所述下功率管的源极与接地端连接，所述下功率管的漏极及所述上功率管的漏极与所述输出电感的一端连接，所述输出电感的另一端与所述输出电容的非接地端连接，所述输出电容的另一端接地。

4.根据权利要求3所述的多相并联DCDC电路，其特征在于，所述环路运放误差放大器EA单元包括：反馈补偿网络及环路运放误差放大器EA；

所述反馈补偿网络的第一端口与所述环路运放误差放大器EA的负向端连接；

所述反馈补偿网络的第二端口与所述功率级电路的所述输出电容的非接地端连接；

所述反馈补偿网络的第三端口与所述环路运放误差放大器EA的输出端连接；

所述环路运放误差放大器EA的正向端与参考电压端连接。

5.根据权利要求4所述的多相并联DCDC电路，其特征在于，所述反馈补偿网络包括：

第一电阻与第一电容串联后，与第二电阻并联，所述第一电阻和所述第二电阻的连接点为所述第二端口，所述第二电阻和所述第一电容的连接点为所述第一端口；

第三电阻与第二电容串联后，与第三电容并联，所述第三电阻和所述第三电容的连接点与所述第一端口连接，所述第二电容和所述第三电容的连接点为所述第三端口；

第四电阻的一端与所述第一端口连接，另一端与接地端连接。

6.根据权利要求1所述的多相并联DCDC电路，其特征在于，

所述驱动单元对应的输出级电路单元中的功率级电路集成为一个功率级单元，并设置于所述芯片裸片die的边缘位置。

7.根据权利要求1所述的多相并联DCDC电路，其特征在于，

所述驱动单元为误差放大器EA，所述驱动单元的负向端与所述驱动单元的输出端连接，所述驱动单元的正向端与所述环路运放误差放大器EA单元的输出端连接。