[发明专利]静电放电保护器件及其形成方法、静电放电保护结构

说明书

本发明技术方案公开了一种静电放电保护器件及其形成方法、静电放电保护结构，所述静电放电保护器件包括：形成于半导体基底内的源区和漏区，其中，所述漏区包括：至少两个第一掺杂区、位于两个第一掺杂区之间的第二掺杂区以及位于第一掺杂区和第二掺杂区之间的阱区，所述第一掺杂区、阱区和第二掺杂区沿沟道长度方向排布，所述第一掺杂区和第二掺杂区掺杂的离子类型相反，所述第二掺杂区和阱区掺杂的离子类型相同。本发明技术方案减小了器件的漏电流，从而降低电路的功耗。

技术领域

本发明涉及半导体器件制造技术领域，尤其涉及一种静电放电保护器件及其形成方法、静电放电保护结构。

背景技术

集成电路的静电放电(ESD，Electro-Static Discharge)保护变得越来越重要，为确保集成电路正常运行，通常会在集成电路中增加保护器件以使其具有静电防护能力，当静电超过安全值时，静电放电保护器件可以将过电压及过电流安全释放到接地。

然而，增加的静电放电保护器件可能会增加静态功耗/漏电流。如图1所示，一种静电放电保护器件是通过离子注入在NMOS晶体管的源区11下方形成P型离子重掺杂(P⁺)区12，这样N型离子重掺杂(N⁺)的源区11和P型离子重掺杂(P⁺)区12构成垂直型齐纳二极管(Zener diode)，使得器件容易在更低电压下击穿(breakdown)。但是，这种结构会产生较大的漏电流，从而导致电路的功耗增加。

发明内容

本发明技术方案要解决的技术问题是现有的静电放电保护器件的结构因得到更低击穿电压而使漏电流增加，导致电路的功耗增加。

为解决上述技术问题，本发明技术方案提供一种静电放电保护器件，包括：形成于半导体基底内的源区和漏区，所述漏区包括：至少两个第一掺杂区、位于两个第一掺杂区之间的第二掺杂区以及位于第一掺杂区和第二掺杂区之间的阱区，所述第一掺杂区、阱区和第二掺杂区沿沟道长度方向排布，所述第一掺杂区和第二掺杂区掺杂的离子类型相反，所述第二掺杂区和阱区掺杂的离子类型相同。

可选的，所述的静电放电保护器件还包括：形成于所述半导体基底表面且覆盖所述阱区的氧化层。

可选的，所述的静电放电保护器件还包括：形成于所述半导体基底上的栅极结构。

可选的，所述源区掺杂的离子类型与所述第一掺杂区掺杂的离子类型相同。

可选的，所述阱区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为100nm～10μm；所述第一掺杂区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为10nm～1μm；所述第二掺杂区的离子掺杂浓度为10¹⁶～10²⁰/cm³，深度为10nm～1μm。

为解决上述技术问题，本发明技术方案还提供一种上述静电放电保护器件的形成方法，包括：提供半导体基底；执行第一次离子注入，在所述半导体基底内形成第三掺杂区；执行第二次离子注入，在所述半导体基底内形成所述源区和第一掺杂区；执行第三次离子注入，在所述第三掺杂区内形成所述第二掺杂区，所述第二掺杂区将所述第三掺杂区分隔为所述阱区。

可选的，所述静电放电保护器件的形成方法还包括：在所述半导体基底表面形成覆盖所述阱区的氧化层。

可选的，所述静电放电保护器件的形成方法还包括：在所述半导体基底上形成栅极结构。

为解决上述技术问题，本发明技术方案还提供一种静电放电保护结构，包括：若干上述的静电放电保护器件，所述若干静电放电保护器件呈阵列方式布置于金属垫之下。