[发明专利]一种高速帧同步电路

说明书

本发明公开一种用于光通信的高速帧同步电路，由多个高速触发器和多个异或门阵列构成，其中，第一高速触发器的输入为数据输入，第二触发器的数据输入为第一触发器的数据输出，所述的第一触发器的数据输出和第一判断比特分别输入第一异或门的两个输入管脚，所述多个异或门的输出分别输入多输入或门的多个输入管脚，所述或门的输出输入第二级或门，所述第二级或门的输出为数据判断结果。

技术领域

本发明涉及光通信技术领域，具体涉及一种用于光通信的高速帧同步电路。

背景技术

高速光通信技术是面向未来智慧家庭和下一代网络的关键技术之一。在高速光通信中，数据发送端将数据串行化后通过光调制电路转变成高速光信号进行发送，数据接收端需要通过高性能的时钟数据恢复（Clock and Data Recovery，CDR）电路从串行的接收信号中将时钟信号和数据信号恢复出来。同时，需要通过帧同步电路将串行数据流中的预定义同步关键字找寻出来。因此，设计一种高性能的帧同步电路成为光通信芯片设计中的关键技术点之一。

现有技术往往采取经过串并转换后对并行数据信号进行处理，此方法带来的问题是功耗较大且占用芯片面积较大。在深亚微米工艺下，例如28nm的集成电路工艺，采用数字电路也能使其主频运行在例如2.5G光通信的速率上，因此，采用串行方式来直接实现高速帧同步电路成为可能。

发明内容

针对现有技术中的缺陷，本发明提供一种用于高速光通信的帧同步电路。

一方面，本发明提出一种用于高速光通信的帧同步电路，由多个高速触发器和多个异或门阵列构成，其中，第一高速触发器的输入为数据输入，第二触发器的数据输入为第一触发器的数据输出，所述的第一高速触发器的数据输出和第一判断比特分别输入第一异或门的两个管脚，所述多个异或门的输出分别输入多输入或门的多个管脚，所述多输入或门的输出为数据判断结果；

所述的多个异或门输入至所述多输入或门的传输线长度等长。

其中，所述的帧同步电路，所述高速触发器为D触发器。

其中，所述的帧同步电路，所述的异或门为二输入异或门。

其中，所述的帧同步电路，所述的或门为四输入或门。

其中，所述的帧同步电路，所述的第二级或门为二输入异或门。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的用于高速光通信的帧同步电路的结构示意图。

附图标记说明。

101：第一触发器。

102：第二触发器。

103：第三触发器。

104：第四触发器。

105：第五触发器。

106：第六触发器。

107：第七触发器。

108：第八触发器。

201：第一异或门。

202：第二异或门。

203：第三异或门。

204：第四异或门。

205：第五异或门。

206：第六异或门。