[发明专利]解码器设计方法与存储控制器

说明书

本发明提供一种解码器设计方法及应用所述方法的存储控制器。所述方法包括：识别准循环低密度奇偶校验(QC‑LDPC)解码器的预定检查矩阵与对应所述检查矩阵的第一置换网络，其中检查矩阵包括MⅹM个子矩阵，其中每个子矩阵是ZⅹZ矩阵，其中Z是每个子矩阵的预设维度值；通过根据检查矩阵的移位类型从第一置换网络中移除目标第一置换层来建构置换电路的第二置换网络，其中多个第二置换层的数量和每个第二置换层的第二节点的数量是根据预设维度值所设定的；以及在所建构的置换电路的第二置换网络的多个第二节点上设置多个选择器。

技术领域

本发明涉及一种解码器设计方法，尤其涉及准循环低密度奇偶校验解码器的一种解码器设计方法，以及存储控制器。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，为了避免从存储器装置中读取出来的数据发生错误，欲存储在存储器装置中的数据会被编码尔后再被存储。当欲读取此数据时，整个编码数据会被读取出来并且被解码。藉此，可通过解码程序来更正可能存在的错误。在解码过程期间，纠错码用于确定读取码字(读取数据)中的一个或多个错误，并且校正所确定的错误。其中一个著名的错误更正码称为准循环低密度奇偶校验(Quasi-Cyclic low-density parity check，QC-LDPC)码。在QC-LDPC中，置换网络在解码效率和高数据速率方面起着重要作用。传统上，会实现全尺寸多层置换网络。但是当置换网络变得更大时，放置芯片/选择器(QC-LDPC解码器的置换网络中的电子元件)以及连接到元件的路由线(布线)的难度变得更大。另一个问题是，由于在较大的置换网络中，信号会通过较长的运算路径，需要更多时间来完成整个解码过程，导致解码过程的处理周期将变得更长。

因此，如何设计QC-LDPC解码器的置换网络以减少解码过程的时间/功耗并降低置换电路的硬件成本以进一步提高QC-LDPC解码器的效率，为本领域技术人员的研究的主题之一。

发明内容

本发明提供一种解码器设计方法，与存储控制器，可减少所需的选择器/移位暂存器的数量，提升解码的速度，进而增进解码器的效率。