[发明专利]一种工艺浮动容忍的读取时序生成装置

说明书

本申请公开了一种读取时序生成装置，包括：被读取单元输出灵敏放大器和N个被读取单元单列结构，每个被读取单元单列结构具有预充电端、字线端和控制端，预充电端用于为所述被读取单元单列结构的位线充电，字线端用于选择被被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接，所述被读取单元输出灵敏放大器读取所述N个被读取单元单列结构放电产生的平均电流作为读取时序。该装置通过利用N个被读取单元单列结构中的多个被读取单元产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。

技术领域

本申请涉及半导体领域，尤其涉及一种读取时序生成装置。

背景技术

随着集成电路工艺尺寸的不断缩小，工艺浮动对存储器的读取速度和功耗等方面影响也越来越大。传统的存储器读取存储单元的数据时，需外部输入使能信号经反相器链后传输至灵敏放大器的使能端，但是受到集成电路工艺浮动的影响，反相器链的延时会发生偏差，极大可能会使得存储器存储单元读取时序发生改变，如此，可以导致读取时间的浪费，而且也增加了读取功耗。

基于此，业界亟需提供一种读取时序生成装置，避免读取时间的浪费，降低读取功耗。

发明内容

有鉴于此，本申请提供了一种读取时序生成装置，其通过多个被读取单元单列结构对位线进行放电产生的平均电流，产生读取时序，减小了工艺浮动对读取时序的影响，并使得读取时序逼近读取所需的时间，减少了读取时间的浪费，同时也减小了存储器的读取功耗。

本申请第一方面提供了一种读取时序生成装置，所述装置包括：

被读取单元输出灵敏放大器和N个被读取单元单列结构，N为大于1的正整数；

每个所述被读取单元单列结构具有预充电端、字线端和控制端，所述预充电端用于为所述被读取单元单列结构的位线充电，所述字线端用于选择所述被读取单元单列结构中的被读取单元，所述控制端用于控制输出所述被读取单元单列结构的位线信号；所述N个被读取单元单列结构的输出位线连接；

所述被读取单元输出灵敏放大器用于读取所述N个被读取单元单列结构进行放电产生的平均电流作为读取时序。

可选的，所述被读取单元单列结构的输出位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；

则所述N个被读取单元单列结构的输出位线连接包括：

所述N个被读取单元单列结构的右输出位线连接；

所述单端灵敏放大器用于读取所述N个被读取单元单列结构的右输出位线连接进行放电产生的平均电流。

可选的，所述被读取单元单列结构的位线包括左位线和右位线；所述被读取单元输出灵敏放大器包括单端灵敏放大器；

所述N个被读取单元单列结构的输出位线连接包括：

所述N个被读取单元单列结构的左输出位线连接；

所述单端灵敏放大器用于读取所述N个被读取单元单列结构的左输出位线连接进行放电产生的平均电流。

可选的，所述被读取单元单列结构包括预充电路、M个被读取单元和至少一个传输门，M为大于1的正整数；

所述预充电路用于受到预充信号的触发后，通过电源为所述被读取单元单列结构的位线充电；

所述M个被读取单元分别与所述位线连接，所述字线端包括M个字线端，每个所述被读取单元连接一个字线端，且每个所述被读取单元连接的字线端不同，所述被读取单元用于在受到所述字线端输入的字线信号触发后打开所述被读取单元的传输管使得所述位线放电；