[发明专利]MOS管栅极控制传输型多进制及十进制位权乘法器

权利要求书

1.一种由MOS管组成的MOS管栅极控制传输型多进制及十进制位权乘法器，由不同形式的多值乘法模块组成，所述的多值乘法模块有乘0模块、乘1模块、乘2模块……乘N模块，所述的模块是由不同方式连接的运算单元组合连接构成，所述的单元用专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”的权利要求3所述电路做为单元排列组合而成，把各单元MOS管的栅极连接在一起作为控制端并和一组位权输入的一个数值端连接，模块中各单元的漏极作为另一组位权数据输入端，组成的模块称为栅控乘法运算模块；模块输出分为两组，一组是本位输出，依据所选电路的进位制不同，输出线数目不同，二进制有两条线输出，三进制有三条线输出，四进制有四条线输出，五进制有五条线输出，六进制有六条线输出，七进制有七条线输出，八进制有八条线输出，九进制有九条线输出，十进制有十条线输出….；另一组是进位输出，进位输出线也依据所选进位制确定，二进制、三进制乘法器有两条进位输出线，四进制乘法器有三条进位输出线，五进制乘法器有四条进位输出线，六进制乘法器有五条进位输出线，七进制乘法器有六条进位输出线，八进制乘法器有七条进位输出线，九进制乘法器有八条进位输出线，十进制乘法器有九条进位输出线，N进制乘法器有N-1条进位输出线；所述的进位位权输出线，本位位权输出线，按照位权线分布规则排列；所述的二进制乘法器共用两个模块，乘0模块，乘1模块；所述的三进制乘法器共用三个乘法模块，乘0模块，乘1模块，乘2模块；所述的四进制乘法器共用四个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块；所述的五进制乘法器共用五个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块；所述的六进制乘法器共用六个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块，乘5模块；所述的七进制乘法器共用七个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块，乘5模块，乘6模块；所述的八进制乘法器共用八个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块，乘5模块，乘6模块，乘7模块；所述的九进制乘法器共用九个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块，乘5模块，乘6模块，乘7模块，乘8模块；所述的十进制乘法器共用十个乘法模块，乘0模块，乘1模块，乘2模块，乘3模块，乘4模块，乘5模块，乘6模块，乘7模块，乘8模块，乘9模块；随着进位制升高模块数依次变多。

2.根据权利要求1，所述的模块是由不同方式连接的乘法运算单元组合连接构成，所述的单元用专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”的权利要求3所述电路做为单元排列组合而成，把各单元MOS管的栅极连接在一起作为控制端并和一组位权输入的一个数值端连接，模块中各单元的漏极作为另一组位权数据输入端，组成的模块称为漏控乘法运算模块；所述的模块输出被分形为进位位权输出和本位位权输出，进位位权输出线数目比所选进位制数少一条，本位位权输出线数目和进位制选择相同；所述的本位输出位权线和进位输出位权线的权重，由运算单元的两个输入的积来确定，个位通过分形管并按照其值连接到对应的位权输出的本位输出线上，十位通过分形管并按照其值连接到对应的进位输出位权线上；漏极输入的位权数据按照位权数据标准有序排列，模块输出的位权数据亦按位权数据的排列标准有序排列。

3.根据权利要求1，所述的模块由专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”权利要求3所述电路做为单元排列组合而成，把各单元MOS管的栅极连接在一起作为控制端并和一组位权输入的一个数值端连接，模块中各单元的漏极作为另一组位权数据输入端，组成的模块称为栅控乘法运算模块；所述的模块所使用的单元数目由进位制的选择确定，二进制乘法器使用两个乘法单元，三进制乘法器使用三个乘法单元，四进制乘法器使用四个乘法单元，五进制乘法器使用五个乘法单元，六进制乘法器使用六个乘法单元，七进制乘法器使用七个乘法单元，八进制乘法器使用八个乘法单元，九进制乘法器使用九个乘法单元，十进制乘法器使用十个乘法单元，N进制乘法器使用N个乘法单元。

4.根据权利要求1，把MOS管组成的MOS管栅极控制传输型多进制及十进制位权乘法器，依照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成的多位多进制乘法器；所述的多位二进制乘法器由多个一位二进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位三进制乘法器由多个一位三进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位四进制乘法器由多个一位四进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位五进制乘法器由多个一位五进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位六进制乘法器由多个一位六进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位七进制乘法器由多个一位七进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位八进制乘法器由多个一位八进制加法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位九进制乘法器由多个一位九进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位十进制乘法器由多个一位十进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成；所述的多位N进制乘法器由多个一位N进制乘法器按照专利申请201710024248.5“多进制算数运算器”的权利要求1所述的方式组成。