[发明专利]一种卷积神经网络计算装置及方法

说明书

本发明公开了一种卷积神经网络计算装置和方法，该装置包括神经网络模型缓存器，用于缓存编码卷积神经网络模型；神经网络模型解码器，用于读取编码模型，解码得到模型权重的逻辑索引及控制信息；输入神经网络特征图缓存器，用于缓存输入特征图像素值；特征图存储控制器用于根据特征图逻辑索引读取特征图像素值数据；累加器阵列，用于将与相同神经网络模型权重值相乘的输入特征图像素值相加，并生成临时累加结果；流水线缓存器，用于缓存临时累加结果；乘累加器阵列，用于将临时累加结果与对应的神经网络模型权重值相乘，并将属于当前卷积运算的乘积结果进行相加，生成输出特征图像素值；输出神经网络特征图缓存器，用于缓存输出特征图像素值。

技术领域

本发明涉及集成电路和人工智能领域，更具体的涉及一种用于加速卷积神经网络推理运算的装置和相应的神经网络模型编码方法。

背景技术

随着深度学习技术的兴起，卷积神经网络被广泛应用于各种领域，如计算机视觉、图像处理、语音识别、自动机器人、无人驾驶汽车等。卷积神经网络作为深度学习技术的核心算法，具有推理准确度高、容错性强等多项优点；但也同时存在计算量巨大、消耗系统存储资源等问题。卷积神经网络中的卷积运算通常消耗了算法90％以上的运行时间，因此，为了能够实现卷积神经网络的实时计算，需要设计专用的硬件电路来对其中的卷积运算进行计算加速。卷积运算的核心是乘累加运算，因此，现有卷积神经网络硬件加速电路均采用单一的乘累加阵列结构来加速乘累加运算，这种乘累加阵列由上千个相同的乘累加单元构成，每个乘累加单元均需要一个乘法器电路构成，这种结构的硬件加速电路往往需要消耗大量硬件资源以实现上千个乘法器电路，造成了集成电路实现成本高、电路功耗大等缺点。与乘法器相比，加法器可以消耗更少的电路资源，并且能够运行在更高的工作频率下；因此，如果能够避免卷积运算中冗余的乘法运算，使用加法器替代乘法器来进行卷积运算的硬件加速，则可以有效降低硬件电路的资源消耗并提高处理器运行频率，以达到降低硬件芯片成本、提升计算性能的目的。

发明内容

本发明提供一种可高效地加速卷积神经网络推理运算中卷积运算的计算装置，该装置能够避免执行卷积运算中冗余的乘法运算、利用硬件资源消耗更少、运行速度更快的加法器电路来代替乘法器电路，在保证卷积运算结果不变的情况下，降低集成电路的资源消耗并同时提升其运算效率，为实现低成本、低功耗的卷积神经网络硬件加速芯片提供基础，本发明适合于嵌入式深度学习和边缘计算领域。

为达到上述目的：本发明的技术方案是这样实现的：

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明；

图1示出卷积神经网络中卷积运算的原理示意图。

图2示出本发明所述的一种卷积神经网络计算装置的示意图。

图3示出本发明所述的编码卷积神经网络模型具体实例。

图4示出本发明所述的卷积神经网络模型编码方法流程图。

图5示出本发明所述累加器模块内部结构示意图。

图6示出本发明所述乘累加器模块内部结构示意图。

具体实施方式

下面结合一组实施例及附图对本发明做进一步描述。