[发明专利]集成电路及其制造方法

说明书

本发明提供一种集成电路，包括衬底、多个第一栅极结构、顺应保护层、第二栅极结构、源极区与漏极区。衬底具有晶胞区与周边区。多个第一栅极结构配置于晶胞区。顺应保护层包覆每一第一栅极结构的顶面与侧壁。第二栅极结构配置于周边区。源极区与漏极区配置于第二栅极结构两侧的衬底中。另提供一种集成电路的制造方法。本发明可以保护第一栅极结构不受移动离子的干扰，避免移动离子对组件造成损害。此外，在本发明可以有效地控制源极区与漏极区的扩散，将周边区的组件控制在较小的栅极长度，进而可以缩小集成电路中周边区的组件尺寸。

技术领域

本发明涉及一种集成电路及其制造方法，尤其涉及一种可有效缩小尺寸的集成电路及其制造方法。

背景技术

随着科技日新月异，半导体组件为了达到降低成本及简化工艺步骤的需求，将尺寸较小的组件(如逻辑组件)整合至集成电路周边区(periphery region)，进而缩小集成电路周边区的尺寸，已逐渐成为一种趋势。

然而，以快闪存储器(flash)为例，由于快闪存储器工艺中多属于高温工艺，而尺寸较小的组件(如逻辑组件)多需使用低温工艺，若要将逻辑组件整合于快闪存储器的周边区，则逻辑组件的源极区与漏极区之间会受快闪存储器的高温工艺影响而产生扩散，进而无法有效控制周边区组件的尺寸。因此，如何提供一种集成电路及其制造方法，可以有效控制集成电路周边区的组件尺寸，将成为重要的一门课题。

发明内容

本发明提供一种集成电路及其制造方法，其可有效控制集成电路周边区的组件尺寸，进而缩小集成电路周边区的组件尺寸。

本发明提供一种集成电路的制造方法，其步骤如下。提供衬底。衬底具有晶胞区与周边区。在衬底上进行第一工艺，其中第一工艺包括于晶胞区形成多个第一栅极结构，并于周边区形成栅极介电材料层与导体层。于多个第一栅极结构上顺应地形成保护层。于进行第一工艺后，进行第二工艺。第二工艺包括图案化周边区中的介电材料层与导体层，以形成第二栅极结构。于第二栅极结构的第一侧形成源极区。于第二栅极结构的两侧分别形成源极区与漏极区。

本发明提供一种集成电路包括衬底、多个第一栅极结构、顺应保护层、第二栅极结构、源极区以及漏极区。衬底具有晶胞区与周边区。多个第一栅极结构配置于晶胞区。顺应保护层包覆每一第一栅极结构的顶面与侧壁。第二栅极结构配置于周边区。源极区与漏极区配置于第二栅极结构两侧的衬底中。

基于上述，由于保护层顺应地形成于多个第一栅极结构上，使保护层包覆第一栅极结构的顶面及侧壁，因此可以保护第一栅极结构不受移动离子的干扰，移动离子不会扩散至第一栅极结构内，进而对组件造成损害。此外，在本发明中由于第一工艺已经完成大部分的高温工艺，因此在制作周边区的组件时可以更有效地控制源极区与漏极区的扩散，将周边区的组件控制在较小的栅极长度，进而可以缩小集成电路中周边区的组件尺寸。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A至图1Q是依照本发明一实施例的一种集成电路的制造流程的剖面示意图。

图2为根据本发明实施例所示出的一种集成电路的晶胞区的源极区与漏极区的俯视图。

【符号说明】

10、112、114、120、120a：导体层

10a：虚拟插塞

10b、20、20a、141、141a：覆盖层

12、12a、18：停止层

14、22、22a、22b：绝缘层

16、32、34：掩模层

30、30a、30b：间隙壁材料层