[发明专利]半导体器件及其形成方法

说明书

本发明的实施例提供了半导体器件及其形成方法。提供包括第一导电部件和围绕第一导电部件的第一层间电介质(ILD)的结构。在第一导电部件上但不在第一ILD上形成自组装层。在第一ILD上方但不在第一导电部件上方形成第一介电层。在第一导电部件上方和第一ILD上方形成第二ILD。在第二ILD中蚀刻开口。开口至少部分地与第一导电部件对准。第一介电层保护位于其下面的第一ILD的部分免受蚀刻。用导电材料填充开口，以在开口中形成第二导电部件。

技术领域

本发明的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。

背景技术

半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。然而，这种进步已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小部件)已经减小。

减小几何尺寸在半导体制造中存在挑战。例如，随着几何尺寸持续减小，重叠控制变得更加困难，这可能导致可靠性问题和/或器件性能下降。又例如，传统器件可能具有过多的寄生电容。

因此，虽然现有的半导体器件及其制造对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。

发明内容

根据本发明的实施例，提供了一种形成半导体器件的方法，包括：提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ILD)的结构；在所述第一导电部件上选择性地形成自组装层；在所述第一层间电介质上方选择性地形成第一介电层；在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及用导电材料填充所述开口，以在所述开口中形成第二导电部件。

根据本发明的实施例，提供了一种半导体器件，包括：第一导电部件；第一层间电介质(ILD)，围绕所述第一导电部件；第一介电层，设置在所述第一层间电介质上方，其中，所述第一介电层具有比所述第一层间电介质大的介电常数；以及第二导电部件，设置在所述第一导电部件上方并且至少部分地与所述第一导电部件对准，其中，所述第一介电层的至少部分设置在所述第一层间电介质和所述第二导电部件之间。

根据本发明的实施例，提供了一种半导体器件，包括：第一金属元件；第一层间电介质(ILD)，围绕所述第一金属元件；第一介电层，设置在所述第一层间电介质上方但不设置在所述第一金属元件上方；第二介电层，设置在所述第一介电层上方，其中，所述第二介电层具有比所述第一介电层大的介电常数；第二层间电介质，设置在所述第二介电层上方，其中，在所述第二层间电介质和所述第二介电层之间存在蚀刻选择性；以及第二金属元件，垂直延伸穿过所述第二层间电介质，其中，所述第二金属元件至少部分地与所述第一金属元件对准并且电连接至所述第一金属元件，并且其中，所述第一介电层的部分或所述第二介电层的部分层设置在所述第二金属元件和所述第一层间电介质之间。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图2是根据本发明的实施例的处于各个制造阶段的半导体器件的截面图。

图3A至图3B是根据本发明的各个实施例的自组装层和其上形成自组装层的表面的立体图。

图4至图9是根据本发明的实施例的处于各个制造阶段的半导体器件的截面图。

图10是示例性FinFET器件的立体图。