[发明专利]一种同频连续串行数据同步方法及装置

说明书

本发明公开了一种同频连续串行数据同步方法及装置，通过若干个相位不同的接收同频时钟控制接收模块并行采样发送模块发送的连续串行数据信号，得到若干个采样数值，对若干个采样数值进行判断，得到最佳的接收同频时钟，克服现有技术中由于路径延时、时间抖动等导致单拍数据信号采样错误的问题和由于减少时序收敛导致时钟树消耗造成芯片成本开支大的问题，提高同源同频异步信号的采样准确性，保证芯片内部数据的正确性，减少时序收敛导致的时钟树的开销，减少芯片成本，缩小芯片的面积。

技术领域

本发明涉及通信技术领域，尤其涉及一种同频连续串行数据同步方法及装置。

背景技术

现有的服务器芯片中需要使用大量的算法模块，一个算法模块命名为module_B，一个芯片中会有上百个重复的module_B，当芯片中主控模块module_A和各个算法模块module_B通信时，需要涉及到信号的同异步处理。参照图1中，主控模块module_A与算法模块module_B连接，主控模块module_A中的时钟信号CLKA与算法模块module_B中的时钟信号CLKB同源同频，主控模块module_A发送数据信号到算法模块module_B时，算法模块module_B通过时钟信号CLKB同步三拍做同步处理，当主控模块module_A与算法模块module_B距离较远时，由于路径延时、时钟的不确定性导致静态时序分析时做同步收敛的难度加大，如果主控模块module_A与算法模块module_B没有按照严格的同步时序收敛，在算法模块module_B通过时钟信号CLKB做3拍同步的异步处理时，也会由于路径延时、时间抖动等原因，导致单拍数据信号采样错误。因为时钟信号和数据信号都需要经过很长的距离才能到达算法模块module_B，在芯片规模较大的情况下，时钟信号和数据信号的相位都是不固定的，如图2所示，当时钟信号处在数据信号的跳变边沿时，第一时钟信号上升沿1采样到的数据信号可能是1或者0；第二时钟信号上升沿2采样到的数据信号可能是1或0，造成数据采样错误。因为算法模块module_B多，芯片规模大，如果全部的算法模块做全同步收敛处理，需要增加时钟树的消耗，造成额外的芯片成本开支。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的是提供一种同频连续串行数据同步方法及装置，提高同源同频异步信号的采样准确性，减少芯片成本。

本发明所采用的技术方案是：

第一方面，本发明提供一种同频连续串行数据同步方法，其包括步骤：

发送模块发送连续串行数据信号至接收模块；

通过若干个接收同频时钟控制所述接收模块并行采样所述连续串行数据信号，得到若干个采样数值；

所述若干个接收同频时钟的相位不同；

对所述若干个采样数值进行判断，得到最佳的接收同频时钟。

作为上述方案的进一步改进，所述发送模块发送连续串行数据信号至接收模块步骤具体包括：

发送时钟控制发送模块发送连续串行数据信号至接收模块。

作为上述方案的进一步改进，所述通过若干个接收同频时钟控制所述接收模块并行采样所述连续串行数据信号，得到若干个采样数值步骤具体包括：

通过四个接收同频时钟控制所述接收模块并行采样所述连续串行数据信号，得到四个采样数值。

作为上述方案的进一步改进，所述四个接收同频时钟包括第一相位接收同频时钟，第二相位接收同频时钟，第三相位接收同频时钟和第四相位接收同频时钟，所述第一相位接收同频时钟、所述第二相位接收同频时钟、所述第三相位接收同频时钟和所述第四相位接收同频时钟的相位分别为90度、180度、270度和360度。

作为上述方案的进一步改进，所述对所述若干个采样数值进行判断，得到最佳的接收同频时钟步骤具体包括：