[发明专利]非易失性逻辑和安全电路

说明书

在一些示例中，非易失性存储元件可被配置成在电路的低电力或断电时间段期间存储状态或值。例如，非易失性存储元件可包括电阻性元件的桥，该桥具有可通过向多个驱动路径施加电压而配置的电阻状态。感测放大器可连接到桥，以将与桥关联的电压差分解析到电源或地，从而确定与非易失性存储元件关联的状态。

本申请是申请日为2015年3月10日、申请号为201580012910.4、发明名称为“非易失性逻辑和安全电路”的中国发明专利申请的分案申请。

相关申请的交叉引用

本申请要求2014年9月24日提交的Thomas Andre的、标题为“Novolatile LogicAnd Security Circuits”的美国专利申请序列号14/495678的权益，美国专利申请序列号14/495678要求2014年3月11日提交的Thomas Andre的、标题为“MRAM Novolatile LogicAnd Security Circuits and Methods of Operation”的美国临时专利申请号61/951002的权益，美国专利申请序列号14/495678和美国临时专利申请号61/951002的全部内容以引用方式并入本文中。

背景技术

电路通常在由于泄漏而导致当施加电力时有静态电流消耗(current draw)。然而，在电路在不长期通电(power up)或没有初始化序列的情况下不能够保持通电时的电流状态时，电路断电(power down)可能带来问题，因为锁存元件通常是易失性存储元件并且禁用电力将造成存储在锁存器上的状态丢失。

附图说明

参照附图描述具体说明。在附图中，附图标记的最左边的数字标识首先出现附图标记的图。在不同图中使用相同的附图标记指示类似或相同的部件或特征。

图1例示根据一些实现方式示出用于保持断电时间段的状态的电路的选择部件的部分逻辑示图和部分电路示图。

图2例示根据一些实现方式示出图1的桥的选择部件的物理示图。

图3例示根据一些实现方式示出图1的感测放大器的选择部件的部分逻辑示图和部分电路示图。

图4例示根据一些实现方式示出用于保持断电时间段的状态的电路的选择部件的部分逻辑示图和部分电路示图。

图5例示根据一些实现方式示出图2的桥的选择部件的物理示图。

图6例示根据一些实现方式示出图4的感测放大器的选择部件的部分逻辑示图和部分电路示图。

图7例示根据一些实现方式示出用于物理不可克隆(unclonable)功能(PUF)的电路的选择部件的部分逻辑示图和部分电路示图。

图8例示根据一些实现方式的利用PUF作为解锁密钥的一部分的装置的框图。

图9例示根据一些实现方式示出用于保持断电时间段的与非易失性存储元件关联的状态的例示性处理的示例流程图。

图10例示根据一些实现方式示出利用非易失性存储元件作为PUF的例示性处理的示例流程图。

具体实施方式

本公开包括用于实现非易失性存储元件的技术和实现方式。在一些示例中，可利用磁性随机存取存储器(MRAM)或自旋转矩MRAM(ST-MRAM)元件来生成用于在装置或装置的一部分被断电时保持与电路关联的状态的非易失性存储元件，诸如，非易失性触发器、逻辑门或其他电路部件。例如，在一些实现方式中，本文中描述的非易失性存储元件可利用与电荷状态相对的磁取向来保持值。