[发明专利]一种静电放电保护结构及其制作方法

说明书

本发明提供一种静电放电保护结构及其制作方法，该静电放电保护结构包括至少两个放电元件区域及至少两个衬底接触部，其中，各个放电元件区域之间并联连接，且每个放电元件区域中设有多个并联连接的NMOS晶体管，各个衬底接触部分别环绕各个放电元件区域四周。本发明的静电放电保护结构采用多个区块(block)的设计方案，每个独立的区块面积较小，因此区块中各个NMOS晶体管的衬底电阻差距较小，可以实现均匀导通放电。将放电能力较低的多个小区块并联，可以实现较高的静电放电保护能力。

技术领域

本发明属于半导体集成电路领域，涉及一种静电放电(Electro-Staticdischarge，简称ESD)保护结构及其制作方法。

背景技术

目前，高压器件的输入输出焊盘(IO PAD)通常由高压NMOS进行保护，采用栅极接地NMOS(Grounded-Gate NMOS，简称GGNMOS)或者栅极耦合NMOS(Gate-Couple NMOS，简称GCNMOS)结构。在现有的版图设计中，ESD器件的中间为高压NMOS器件，完全占满内部面积，外面首先为一圈P型衬底连接，最外面为一圈N型保护环(guard ring)。

ESD器件面积通常都非常大，现在普遍采用多指交叉并联结构(multi-finger)。随着插指数量(通常与NMOS管的数量对应)增多，会导致每个插指之间的均匀开启变得很困难。由于中心插指距离外面的衬底接触非常远，其他插指距离外面的衬底接触比较近，这导致内部中心插指具有最大的衬底电阻，而其他插指的衬底电阻较小，尤其是靠近衬底接触的插指的衬底电阻非常小。因为对于NMOS ESD器件，衬底电阻越大，越容易导通放电(根据V＝I*R，R越大，越容易达到开启电压)，结果造成只有中心的插指导通放电，而其他插指很难导通放电，最终中心插指被烧毁，导致ESD器件失效。

因此，如何提供一种新的静电放电保护结构及其制作方法，以克服上述问题，成为本领域技术人员亟待解决的一个技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种静电放电保护结构及其制作方法，用于解决现有技术中静电放电保护结构无法实现均匀导通放电的问题。

为实现上述目的及其他相关目的，本发明还提供一种静电放电保护结构，包括：

至少两个放电元件区域，各个所述放电元件区域之间并联连接，且每个所述放电元件区域中设有多个并联连接的NMOS晶体管；

至少两个衬底接触部，分别环绕各个所述放电元件区域四周。

可选地，所述放电元件区域的数量范围是2～10个。

可选地，每个所述放电元件区域的面积不大于250平方微米。

可选地，所述放电元件区域的长度范围是20～50微米，宽度范围是20～50微米。

可选地，所述静电放电保护结构还包括保护环，所述保护环环绕所述放电元件区域四周，并位于所述衬底接触部外围。

可选地，各个所述放电元件区域分别采用各自的所述保护环。

可选地，所述保护环位于相邻两个所述放电元件区域之间的部分被这两个所述放电元件区域共用。

可选地，至少有两个所述放电元件区域共用一个所述保护环。

可选地，所述NMOS晶体管包括栅极接地NMOS晶体管及栅极耦合NMOS晶体管中的至少一种。

可选地，同一所述放电元件区域中，多个所述NMOS晶体管采用多指交叉并联结构。

可选地，同一所述放电元件区域中，至少有两个所述NMOS晶体管共用源极，至少有两个所述NMOS晶体管共用漏极。

本发明还提供一种静电放电保护结构的制作方法，包括以下步骤：