[发明专利]一种串行解串器的硬件架构在审
| 申请号： | 201910259465.1 | 申请日： | 2019-04-02 |
| 公开（公告）号： | CN110008157A | 公开（公告）日： | 2019-07-12 |
| 发明（设计）人： | 彭晓宏;唐昊南;耿淑琴;侯立刚;王森;王雨;张哲 | 申请（专利权）人： | 北京工业大学 |
| 主分类号： | G06F13/38 | 分类号： | G06F13/38;G06F13/42 |
| 代理公司： | 北京思海天达知识产权代理有限公司 11203 | 代理人： | 沈波 |
| 地址： | 100124 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 串行器 解串器 二进制 串行解串器 低速设备 硬件架构 寄存器 转换成并行数据 串行转换模块 高速数据总线 串行接收器 二进制转换 格雷码转换 并行数据 串行编码 串行通信 译码模块 运行频率 组合逻辑 点对点 格雷码 寄存 解串 两组 架构 外部 | ||
1.一种串行解串器的硬件架构，其特征在于：此硬件架构包括串行器以及解串器，其中串行器由FIFO模块、串行编码模块和串行转换模块构成；解串器由FIFO模块、解串译码模块、串行接收器模块构成；外部低速设备的并行数据经由串行器被发送到串行高速数据总线上，然后被解串器接收，转换成并行数据发送给另一端的低速设备，实现点对点的串行通信。
2.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：外部设备的数据首先存入输入寄存器，通过输入寄存器被读入串行器的FIFO模块中。
3.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的FIFO模块只工作在一个时钟域中，用于缓存由外部设备输入的数据。
4.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的串行解码模块将存储在FIFO模块中的数据读出，然后发送串行的数据包。
5.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：串行器中的串行转换模块将从串行解码模块得到的数据发送到串行数据线上。
6.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：由于外部数据的输入速率与输出速率可能不相同，这就使得输入逻辑的电路与输出逻辑的电路工作在不同在频率不同的时钟域上，解串器中的FIFO模块用于两个不同时钟域之间的缓存以满足两个不同时钟域的时序要求。
7.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串器中的串行接收模块接收串行数据总线上的串行数据，将其发送给解串译码器。
8.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串器中的串行接收模块包含一个PLL模块，用于接收从解串译码模块发送过来的时钟，并产生用于解串译码模块的时钟。
9.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串译码模块接收串行接收模块发过来的串行数据，并发送并行数据给FIFO模块。
10.根据权利要求1所述的一种串行解串器的硬件架构，其特征在于：解串译码模块中包含串行时钟提取逻辑，用于从串行接收模块接收到的串行数据中提取出串行时钟，以发送给串行接收模块中的PLL模块。
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