[发明专利]3D NAND闪存及制备方法

说明书

本发明提供一种3D NAND闪存及制备方法，3D NAND闪存的制备方法包括如下步骤：提供半导体衬底，半导体衬底上形成有叠层结构，叠层结构包括交替叠置的牺牲层及栅极层；于叠层结构内形成沟道通孔；于沟道通孔的侧壁表面形成功能侧壁，并于功能侧壁的表面及沟道通孔的底部形成沟道层；于叠层结构内形成栅极间隙；基于栅极间隙去除牺牲层；于相邻栅极层之间及栅极层与半导体衬底之间形成栅间介质层，栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层。本发明3D NAND闪存可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND闪存及制备方 法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不 加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优 点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的 位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3DNAND)技术 得到了迅速发展。

现有的3D NAND闪存的堆叠结构由多层栅极层(即栅极字线层)及栅间介质层交替叠 置而成。随着工艺的发展，为了满足高密度的要求，3D NAND闪存除了单元尺寸(即在XY平面的尺寸)随之对应缩小之外，栅极层的数量(即在垂直于所述XY平面的Z方向上的数量)也需随之显著增加。同时，由于刻蚀工艺的限制，3D NAND闪存中的垂直结构的总厚度(即垂直结构在所述Z方向上的尺寸)需要减小，这就要求栅极层的厚度以及栅间介质层的厚度相应减小；然而，由于现有的3D NAND闪存中的栅间介质层一般均为单一材料层，譬 如氧化硅(SiO₂)层，栅间介质层的厚度较薄很容易造成相邻栅极层之间的漏电，甚至造成 相邻栅极层之间的栅间介质层被击穿。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存及制备方 法，用于解决现有技术中3D NAND闪存随着栅间介质层厚度的减小很容易造成相邻栅极层 之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿的问题。

为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括如下步骤：

提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺 牲层及栅极层；

于所述叠层结构内形成沟道通孔；

于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的 底部形成沟道层；

于所述叠层结构内形成栅极间隙；

基于所述栅极间隙去除所述牺牲层；及

于相邻所述栅极层之间及所述栅极层与所述半导体衬底之间形成栅间介质层，所述栅间 介质层至少包括交替叠置的第一漏电抑制层及第二漏电抑制层。

可选地，所述沟道通孔的侧壁包括竖直侧壁。

可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：

于所述沟道通孔的侧壁表面形成阻挡层；

于所述阻挡层的表面形成存储层；及

于所述存储层的表面形成隧穿层。