[发明专利]包括堆叠管芯的半导体器件和测试该半导体器件的方法

说明书

半导体器件包括：至少两个管芯，堆叠在底层的缓冲管芯上并且电耦合到底层的缓冲管芯，缓冲管芯包括位于其中的延迟控制电路。延迟控制电路被配置为：在测试模式操作期间，(i)接收并选择性地延迟用于测试至少两个管芯的测试输入，并且(ii)将测试输入和测试输入的延迟版本分别传送到至少两个管芯中的第一管芯和至少两个管芯中的第二管芯。至少两个管芯可以包括缓冲管芯上的N(N＞2)个管芯的竖直堆叠，并且延迟控制电路可以包括位于其中的定时控制电路，定时控制电路被配置为以分级方式向N个管芯中的每个管芯提供测试输入，使得使用测试输入的在N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步。

相关申请的交叉引用

本申请要求2018年8月7日在韩国知识产权局递交的韩国专利申请No.10-2018-0092054的权益，其全部公开通过引用合并在此。

技术领域

本发明构思涉及测试半导体器件的方法，更具体地，涉及包含堆叠管芯的半导体器件及其测试方法。

背景技术

响应于电子工业的快速发展和用户的需求，电子设备变得更紧凑、性能更高并且容量更大。因此，包括在电子设备中的半导体器件的测试变得更加复杂。作为示例，在批量生产测试环境中，诸如数十或数百个晶片管芯(DIE)或半导体封装件之类的半导体器件可以作为被测器件(DUT)进行同时测试。另外，在DUT是包含多个堆叠管芯的半导体器件的情况下，要测试的电路的数量增加，测试环境中的峰值噪声可能变得过大。

发明内容

本发明构思提供了一种半导体器件和测试该半导体器件的方法，该半导体器件包含具有堆叠结构的管芯，并且能够减少由于在测试环境中可能发生的峰值噪声和峰值功率而导致的测试性能的劣化。

根据本发明构思的一些实施例，提供了一种半导体器件，其包括堆叠在底层的缓冲管芯上并且电耦合到底层的缓冲管芯的至少两个管芯。所述缓冲管芯包括延迟控制电路，所述延迟控制电路被配置为：接收并选择性地延迟用于测试所述至少两个管芯的测试输入，并且将测试输入和所述测试输入的延迟版本分别传送到所述至少两个管芯中的第一管芯和所述至少两个管芯中的第二管芯。所述至少两个管芯可以在所述缓冲管芯上相对于彼此竖直堆叠。

此外，在本发明的这些实施例中的一些中，所述至少两个管芯中的所述第一管芯包括位于其中的至少一个穿衬底通孔(TSV)，所述至少两个管芯中的所述第二管芯经由所述至少两个管芯中的所述第一管芯内的所述至少一个穿衬底通孔接收来自所述缓冲管芯的测试输入。在本发明的一些其他实施例中，所述至少两个管芯可以被配置为在所述缓冲管芯上的N个管芯的竖直堆叠，其中N是大于2的正整数。在这些实施例中，所述延迟控制电路可以包括定时控制电路，所述定时控制电路被配置为以分级方式向所述N个管芯中的每个管芯提供测试输入，使得使用所述测试输入的在所述N个管芯中的每个管芯内的相应测试模式的开始时间相对于彼此不同步，从而减少测试期间的峰值电流水平(和峰值噪声)。

根据本发明构思的另一实施例，提供了一种半导体器件，包括：缓冲管芯；以及第一至第N堆叠管芯，堆叠在所述缓冲管芯上。这些堆叠管芯被配置为经由穿通电极与所述缓冲管芯通信(其中N是等于或大于2的整数)。所述缓冲管芯包括延迟控制电路，所述延迟控制电路被配置为接收和延迟用于测试所述第一至第N堆叠管芯的测试输入。所述测试输入可以由外部测试逻辑提供。所述延迟控制电路还被配置为在所述半导体器件的测试模式期间输出延迟的测试输入。并且，基于在所述延迟控制电路中设置的延迟量，向所述第一至第N堆叠管芯中的一些堆叠管芯发送所述测试输入的定时不同于向所述第一至第N堆叠管芯中的其他堆叠管芯发送所述测试输入的定时。