[发明专利]具有混合解码方案的存储器系统及其操作方法

权利要求书

1.一种存储器控制器，包括：

第一解码器，当码字的不满足校验计数，即USC计数小于阈值时执行所述码字的解码；以及

第二解码器，当所述码字的所述USC计数大于或等于所述阈值时执行所述码字的解码，

其中当使用所述第一解码器执行所述码字的解码时，持续使用所述第一解码器解码，直到满足第一组条件或所述码字被成功解码，并且

其中当使用所述第二解码器执行所述码字的解码时，持续使用所述第二解码器解码，直到满足第二组条件。

2.根据权利要求1所述的存储器控制器，其中所述第一解码器是位翻转解码器，即BF解码器，并且所述第二解码器是最小和解码器，即MS解码器。

3.根据权利要求1所述的存储器控制器，其中当使用所述第一解码器执行所述码字的解码时，如果满足所述第一组条件，则使用所述第二解码器执行所述码字的后续解码，并且持续执行直到满足所述第二组条件。

4.根据权利要求1所述的存储器控制器，其中当使用所述第二解码器执行所述码字的解码时，如果满足所述第二组条件，则使用所述第一解码器执行所述码字的后续解码，并且持续执行直到满足所述第一组条件。

5.根据权利要求1所述的存储器控制器，其中：

当使用所述第一解码器执行所述码字的解码时，在每一次迭代解码之后确定是否满足所述第一组条件，并且

当使用所述第二解码器执行所述码字的解码时，在每一次迭代解码之后确定是否满足所述第二组条件。

6.根据权利要求1所述的存储器控制器，其中所述码字包括低密度奇偶校验码，即LDPC码。

7.一种存储器控制器，包括：

解码器组件，包括位翻转解码器，即BF解码器和最小和解码器，即MS解码器，所述解码器组件：

计算所述码字的不满足校验计数，即USC计数，

确定所述USC计数是否小于第一阈值，

当确定所述USC计数小于所述第一阈值时，使用所述BF解码器对所述码字执行一次或多次迭代解码，持续使用所述BF解码器对所述码字执行所述一次或多次迭代解码，直到所述USC计数减少到设定数量或者所述USC计数的运行平均值，即RA小于第二阈值，并且

当确定所述USC计数大于或等于所述第一阈值时或当所述RA大于或等于所述第二阈值时，使用所述MS解码器对所述码字执行一次或多次迭代解码，持续使用所述MS解码器对所述码字执行所述一次或多次迭代解码，直到所述USC计数小于所述第一阈值，并且所述RA小于第三阈值。

8.根据权利要求7所述的存储器控制器，其中所述解码器组件进一步：

在使用所述BF解码器对所述码字执行的每一次迭代解码中，确定所述USC计数是否减少到所述设定数量，如果是，则确定所述RA是否小于所述第二阈值。

9.根据权利要求8所述的存储器控制器，其中所述设定数量为0。

10.根据权利要求7所述的存储器控制器，其中所述解码器组件进一步：

在使用所述MS解码器对所述码字执行的每一次迭代解码中，确定所述USC计数是否小于所述第一阈值并且所述RA是否小于所述第三阈值。

11.根据权利要求9所述的存储器控制器，其中当确定所述USC计数为0时，认为所述码字被成功解码。