[发明专利]接口电路

权利要求书

1.一种接口电路，包括：

电气隔离的构件(210、211)；

编码电路(202、204)，所述编码电路被构造用于：

接收第一数据流(DLDAT1、ULDAT1)以及至少一个另外的数据流(DLDAT2、ULDAT2；REG_DAT)，

通过将第一符号(S1、S1'；SOF1、SOF2)指派给所述第一数据流(DLDAT1、ULDAT1)的下降的边沿和上升的边沿，将所述第一数据流(DLDAT1、ULDAT1)编码，

通过将第二符号(S2、S2'、0、1)指派给至少一个另外的数据流的边沿或者电平，将所述至少一个另外的数据流(DLDAT2、ULDAT2；REG_DAT)编码，

由所述第一符号(S1、S1'；SOF1、SOF2)和所述第二符号(S2、S2'、0、1)构建符号序列(i_CT)，并且将所述符号序列提供给所述电气隔离的构件(210、211)；

解码电路(203、205)，所述解码电路通过所述电气隔离的构件(210、211)与所述编码电路(202、204)耦合，以便由所述解码电路接收所述符号序列(i_CT)，并且所述解码电路被构造用于：

将所述符号序列(i_CT)解码，并且由此重构所述第一数据流(DLDAT1、ULDAT1)和所述至少一个另外的数据流(DLDAT2、ULDAT2；REG_DAT)；

其中所述编码电路(202、204)被构造用于构建所述符号序列(i_CT)，使得所述第一符号(S1、S1'；SOF1、SOF2)相对于所属的所述第一数据流(DLDAT1、ULDAT1)的边沿始终以相同的值延迟。

2.根据权利要求1所述的接口电路，

其中所述符号序列(i_CT)包含由符号构成的多个帧，并且

其中所述编码电路(202、204)具有帧构建单元(63)，所述帧构建单元被构造用于由符号构建所述帧，其中每个帧具有第一符号(SOF1、SOF2)作为起始符号以及至少一个第二符号(0、1)。

3.根据权利要求2所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

4.根据权利要求2所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，其中所述新的帧相对于所述第一数据流(DLDAT1、ULDAT1)的相应的边沿具有延迟，所述延迟与符号的长度相同或者长于符号的长度。

5.根据权利要求3或4所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，也作为对定时信号和/或所述至少一个另外的数据流(DLDAT2、ULDAT2；REG_DAT)的电平改变的响应，并且中断产生所述新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

6.根据权利要求1所述的接口电路，

其中所述编码电路(202、204)具有第一编码单元(53)，所述第一编码单元被构造用于产生第一符号(S1、S1')，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，所述第一符号相对于所述边沿延迟符号的长度或者更长；并且

其中所述编码电路(202、204)具有第二编码单元(55)，所述第二编码单元被构造用于产生第二符号(S2、S2')，作为对至少一个第二数据流(DLDAT2、ULDAT2)的边沿的响应，所述第二符号相对于所述边沿延迟可调节的延迟时间。

7.根据权利要求6所述的接口电路，

其中所述编码电路(202、204)具有延迟单元(54)，所述延迟单元确定可调节的延迟时间，其中所述延迟单元(54)暂时地将所述可调节的延迟时间设定为两个符号长度的值或更多，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。