[发明专利]具有屏蔽栅的沟槽栅器件的制造方法在审
申请号: | 201910188430.3 | 申请日: | 2019-03-13 |
公开(公告)号: | CN110034182A | 公开(公告)日: | 2019-07-19 |
发明(设计)人: | 杨毓龙;陈正嵘;沈浩峰 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L29/423 | 分类号: | H01L29/423;H01L21/336;H01L29/78 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 介质层 多晶硅 栅极沟槽 沟槽栅 干法刻蚀 湿法刻蚀 屏蔽栅 去除 沟槽侧面 内侧表面 输入电容 外部表面 栅漏电容 栅源电容 第一层 外延层 屏蔽 刻蚀 填充 制造 | ||
本发明公开了一种具有屏蔽栅的沟槽栅器件的制造方法,包括步骤:步骤一、在第一外延层中形成栅极沟槽;步骤二、在栅极沟槽内侧表面以及外部表面形成第一介质层;在栅极沟槽中完全填充第一层多晶硅;步骤三、刻蚀形成顶部沟槽,包括分步骤:步骤31、进行第一次多晶硅干法刻蚀;步骤32、进行第一次介质层湿法刻蚀以去除顶部沟槽内的部分第一介质层的厚度;步骤33、进行第二次多晶硅干法刻蚀以形成屏蔽多晶硅;步骤34、进行第二次介质层湿法刻蚀以去除顶部沟槽侧面的剩余的第一介质层并形成顶部沟槽;步骤四、在顶部沟槽中形成沟槽栅。本发明能同时降低栅源电容和栅漏电容并从而能降低输入电容。
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种具有屏蔽栅的沟槽栅器件的制造方法。
背景技术
如图1A所示,是现有具有屏蔽栅的沟槽栅器件的结构示意图,图1A中显示了沟槽栅器件的一个单元结构的示意图,以N型器件为例,现有具有屏蔽栅的沟槽栅器件201包括:
形成于N+半导体衬底如硅衬底101表面的N型外延层102,在N型外延层102中形成有栅极沟槽,在栅极沟槽中形成有屏蔽多晶硅103和栅导电材料层106,栅导电材料层106通常为多晶硅栅。
屏蔽多晶硅103和栅极沟槽的内侧表面之间隔离有屏蔽介质层104,多晶硅栅106和栅极沟槽的侧面之间隔离有栅介质层105,屏蔽多晶硅103和多晶硅栅106之间隔离有栅间隔离介质层105a。
在N型外延层102的表面形成有体区107,源区108形成在体区107的表面。
所述体区107底部的所述N型外延层102组成漂移区102。
漏区由减薄后的硅衬底101组成。
源区108的顶部形成有穿过层间膜109的接触孔110。正面金属层111图形化后形成源极和栅极(未图示),
背面金属层112组成漏极。
如图1B所示,是图1所示的现有具有屏蔽栅的沟槽栅器件的寄生电容的电路图;沟槽栅器件201的寄生电容包括:栅漏电容Cgd、栅源电容Cgs和栅漏电容Cds。
其中栅漏电容Cgd主要是由多晶硅栅106和所述漂移区102相交叠形成,图1A中也显示了总的栅漏电容Cgd由多晶硅栅106两侧对称的栅漏电容Cgd1和Cgd2叠加而成。
屏蔽多晶硅103通常会连接的源极,这样栅源电容Cgs的大小主要由多晶硅栅106和屏蔽多晶硅103之间的交叠区域的大小决定。
输入电容Ciss等于栅漏电容Cgd和栅源电容Cgs的和,其中栅漏电容Cgd占总的输入电容Ciss的90%左右。输入电容Ciss的大小决定开和关的延迟时间。所以,输入电容Ciss越小,开关越快。所以为了提高器件的开关速率,需要降低输入电容Ciss,而为了降低输入电容Ciss,则需要降低栅漏电容Cgd和栅源电容Cgs。
如图2A至图2I所示,是现有方法各步骤中的器件结构示意图,现有具有屏蔽栅的沟槽栅器件的制造方法包括如下步骤:
步骤一、如图2A所示,提供第一外延层301,采用光刻刻蚀工艺在所述第一外延层301的栅极形成区域中形成栅极沟槽302。
步骤二、如图2A所示,在所述栅极沟槽302底部表面和侧壁表面形成第一介质层303,所述第一介质层303也延伸到所述栅极沟槽302外部表面。
通常,所述第一介质层303为氧化层。
在形成有所述第一介质层303的所述栅极沟槽302中完全填充第一层多晶硅304,所述第一层多晶硅304的表面和所述栅极沟槽302外的所述第一介质层303表面相平。
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