[发明专利]一种IEEE802.1AS时钟同步功能实现系统以及实现方法

说明书

本发明公开了一种IEEE802.1AS时钟同步功能实现系统以及实现方法。包括：收发数据存储模块，MAC发送控制模块，MAC接收控制模块，CRC校验模块，报文解析模块，时间戳生成模块，先入先出队列时间戳FIFO模块，RTC时钟模块，CPU模块和CPU接口模块。本发明方法步骤为：初始化配置时钟信息，识别报文信息，硬件生成时间戳，时间戳保存，根据时间戳计算时间偏差，时钟校正。本发明采用软硬件协同设计的方法，在fpga中利用软核设计CPU，报文的发送和接收，时间戳的生成和保存，本地时钟均由硬件完成，报文的解析，时间戳的读取，时钟偏差的计算均有软核CPU来完成。

技术领域

本发明涉及数据通信领域，尤其涉及一种IEEE802.1AS时间同步系统及其实现同步的方法。

背景技术

随着汽车电子的快速发展，基于高清音视频的高级辅助驾驶系统和无人驾驶技术逐渐兴起，大量音视频和实时数据需要通过以太网传输。由于网络传输设备之间存在的时钟的抖动和数据传输路径延迟严重影响了音视频和实时数据的传输质量，因此随着数据传输带宽和实时性的需求增加，对网络传输设备之间的时间同步提出了更高的要求。时间同步技术通过将各传输节点的时间校准到一个较小的范围内，减小时钟抖动和传输延迟带来的影响，从而提高网络的传输质量，是实现高清音视频和实时数据网络传输的关键技术。目前，国外许多组织和个人都正在致力于IEEE802.1AS协议的软硬件实现和时间同步性能的改进。国内研究对于时间同步协议的研究，主要集中在IEEE1588v2协议的研究和实现。国内对于IEEE802.1AS的研究开始较晚，目前仍处于理论研究阶段相关的文献很少，华为和中兴等公司正在研究协议的实现和测试方案。

发明内容

有鉴于此，本发明的目的在于提供一种IEEE802.1AS时钟同步功能实现系统以及实现方法。

为了实现上述目的，本发明在可编程逻辑芯片FPGA上实现IEEE802.1AS时间同步系统，通过软硬件结合的方式，硬件负责具体的工作，软件负责调度。既弥补了软件速度慢的问题，又降低了设计的复杂度。硬件直接打时间戳，提高了系统的精确度。将延迟测量和时间同步两个步骤结合起来，直接采用了一步式同步方法，主从时钟各采集两个时间戳，从时钟根据主从时钟采集的四个时间戳信息计算主从时钟偏差值，根据主从时钟偏差值对从时钟进行校准，完成通信网络系统中网络设备的时钟同步。

本发明的技术方案是：一种IEEE802.1AS时钟同步功能实现系统，其特征是包括收发数据存储模块，MAC发送控制模块，MAC接收控制模块，CRC校验模块，报文解析模块，时间戳生成模块，先入先出队列时间戳FIFO模块，RTC时钟模块，CPU模块和CPU接口模块；

发送数据存储模块的输出端与MAC发送控制模块的输入端相连；MAC接收控制模块的输出端与接收数据存储模块的输入端相连；MAC接收控制模块与外部输入端相连；MAC发送控制模块与外部输出端相连；CRC检验模块与MAC发送控制模块和MAC接收控制模块相连；MAC接收控制模块的输入端与接收报文解析模块的输入端相连；MAC发送控制模块的输出端与发送报文解析模块的输入端相连；报文解析模块的输出端与时间戳生成模块的输入端相连；时间戳生成模块的输出端与先入先出队列时间戳FIFO模块的输入端相连；RTC时钟模块的输出端与时间戳生成模块的输入端相连；CPU模块通过CPU接口模块与底层硬件相连；

其中，收发数据存储模块为存储容量2K字节的双口RAM，接收和发送各有一个，分别存储将要发送的数据和接收到的未处理的数据；

MAC发送控制模块读取发送RAM中的数据，封装成UDP数据，通过RGMII格式发送给外部的物理芯片；

MAC接收控制模块，用于接收PHY层传递过来的以太网帧，校验接收到的帧是否出错，将正确接收的以太网帧提交给上层；

CRC校验模块用于校验发送的数据是否符合格式和接收的数据是否正确；