[发明专利]字线梯升器及使用该字线梯升器减缓读取扰动的方法

说明书

本发明提供一种字线梯升器及使用该字线梯升器减缓读取扰动的方法，包括：反相器、PMOS管和NMOS管；反相器的输入端接输入信号，其输出端、PMOS管源极及NMOS管的栅极接字线；PMOS管漏极和NMOS管的漏极连接；非门，PMOS管栅极接该非门的输出端；位线追踪单元连接非门的其中一个输入端。当没有外部使能信号输入时，改变位线追踪单元的单元数，得以延长梯升器的工作时间，从而减小读取扰动及半选干扰；当有外部使能信号输入时，通过比较位线追踪单元的输入信号与外部使能信号的充放电时长，来调整位线追踪单元的单元数，从而减小梯升器的读取扰动以及半选干扰，降低电路低压操作下的不稳定型，避免低良率的发生。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种字线梯升器及使用该字线梯升器减缓读取扰动的方法。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)中静态存取内存在(system on a chip，SoC)和处理器的高速缓存上被广泛使用，并且它也占了芯片大部分的面积，由于功率等原因限制芯片最低电压Vmin。静态存取内存所使用的设计规则是最严苛的，因此对制程、电压、温度等的变化是非常敏感的。目前已经被提出的电路技术可以有降低字符线技术，此技术主要减缓读取时产生的扰动以及半选干扰(half select disturb)，但这个技术使用上会降低在低压时写入的能力。

因此，需要提出一种新的字线梯升器以及使用该字线梯升器来减缓读取扰动的方法来解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种字线梯升器及使用该字线梯升器减缓读取扰动的方法，用于解决现有技术中用于减缓读取时产生的扰动以及半选干扰而使得在低压时降低写入能力的问题。

为实现上述目的及其他相关目的，本发明提供一种字线梯升器，至少包括：反相器、PMOS管和NMOS管；所述反相器的输入端接输入信号，其输出端、所述PMOS管的源极以及所述NMOS管的栅极连接字线；所述PMOS管的漏极和所述NMOS管的漏极相连接，所述NMOS管的源极接地；具有两个输入端的非门，所述PMOS管的栅极连接该非门的输出端；位线追踪单元，该位线追踪单元连接所述非门的其中一个输入端。

优选地，还包括解码器，所述反相器输入端所接的输入信号由所述解码器提供。

优选地，还包括另一反相器INV，该反相器INV的输出端连接所述非门的另一输入端。

优选地，所述反相器INV的输入端连接使能信号EB。

优选地，所述位线追踪单元的单元数取值范围为8至512。

优选地，所述位线追踪单元的单元数为16、64或128。

本发明还提供一种使用字线梯升器减缓读取扰动的方法，该方法至少包括以下步骤：步骤一、所述解码器输入解码信号的状态为0，使所述梯升器处于读或写状态；所述位线追踪单元输入初始信号的状态为1，所述使能信号EB的输入状态为1；步骤二、选定位线追踪单元的单元数，并将所述位线追踪单元的初始信号状态由1变为0，使所述字线波形以阶梯状爬升；步骤三、改变所述位线追踪单元的单元数，并将所述位线追踪单元的初始信号状态由1变为0，使所述字线波形以阶梯状爬升。

优选地，还包括步骤四、选定位线追踪单元的单元数，将所述解码器的输入信号状态置为0，将所述使能信号EB的输入状态为由0变为1，并同时将所述位线追踪单元的初始信号状态由1变为0，延长所述梯升器的工作时间，减小读取扰动。

优选地，所述位线追踪单元的单元数取值范围为8至512。

优选地，选定的所述位线追踪单元的单元数为16、64或128。

优选地，所述解码器输入解码信号的状态为1时，所述使能信号的状态为0或1；所述位线追踪单元的输入信号状态为1。