[发明专利]双自对准栅极端盖（SAGE）架构

说明书

描述了双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法。在示例中，一种集成电路结构包括第一半导体鳍状物，所述第一半导体鳍状物具有沿第一半导体鳍状物的长度的切口。第二半导体鳍状物与第一半导体鳍状物平行。第一栅极端盖隔离结构在第一半导体鳍状物和第二半导体鳍状物之间。第二栅极端盖隔离结构在沿第一半导体鳍状物的长度的切口的位置中。

技术领域

本公开的实施例处于半导体器件和处理的领域中，并且尤其处于双自对准栅极端盖(SAGE)架构以及制造双自对准栅极端盖(SAGE)架构的方法领域中。

背景技术

过去几十年来，集成电路中特征的缩放已经成为不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而为产品制造带来增大的容量。不过，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些实例中，体硅衬底是优选的，因为它们的成本更低，并且因为它们启用较不复杂的三栅极制造工艺。

不过，缩放多栅极晶体管并非没有后果。随着微电子电路的这些功能构建块的尺寸减小并且随着给定区域中制造的功能构建块的绝对数量增大，对用于使这些构建块图案化的光刻工艺的约束已经变得难以应对。具体而言，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在权衡。

附图说明

图1示出了根据本公开的实施例的用于具有相对宽间隔的常规架构的相邻集成电路结构的平面图(左侧)与用于具有相对紧密间隔的自对准栅极端盖(SAGE)架构的相邻集成电路结构的平面图(右侧)的对比。

图2示出了包括适应端到端间隔的基于鳍状物的半导体器件的常规布局的平面图。

图3示出了根据本公开的实施例的穿过用于常规架构的鳍状物所截取的截面图(左侧)与穿过用于自对准栅极端盖(SAGE)架构的鳍状物所截取的截面图(右侧)的对比。

图4A-4D示出了常规finFET或三栅极工艺制造方案中的重要工艺操作的截面图。

图5A-5D示出了根据本公开的实施例的在用于finFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。

图6A示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(a)没有SAGE隔离结构，并且(b)具有仅在鳍状物切割工艺之后制造的SAGE隔离结构。

图6B示出了根据本公开的实施例制造的集成电路结构的截面图和对应平面图，其中(c)具有仅在鳍状物切割工艺之前制造的SAGE隔离结构，并且(d)具有在鳍状物切割工艺之前制造的SAGE隔离结构和在鳍状物切割工艺之后制造的SAGE隔离结构两者。

图7A-7F示出了根据本公开的实施例的表示用于制造双自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。

图8A示出了根据本公开的实施例的具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。

图8B示出了根据本公开的实施例的沿图8A的半导体器件的a-a’轴截取的平面图。

图9A-9C示出了根据本公开的实施例的在用于finFET或三栅极器件的另一自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。

图10示出了根据本公开的实施例的一种实施方式的计算装置。

图11示出了包括本公开的一个或多个实施例的内插器。