[发明专利]延迟锁定环及延迟锁定方法

说明书

本发明提供一种延迟锁定环及延迟锁定方法，包括：基于主延迟控制字延迟参考时钟信号的模拟主延迟线；鉴定参考时钟信号延迟前后相位差的数字鉴相模块；基于相位差调整主延迟控制字，将延迟一个周期对应的主延迟控制字赋值给设定延迟控制字的数字主控制模块；将设定比例的设定延迟控制字作为从延迟控制字的数字从控制模块；基于从延迟控制字控制输入时钟信号延迟的模拟从延迟线。基于相位锁定环路控制参考时钟信号延迟一个周期；将对应主延迟控制字赋值给设定延迟控制字，并乘以设定比例后调整输入时钟信号的延迟。本发明采用数字鉴相器和数字控制器，可靠性较高，环路更为稳定；采用模拟延迟线，可实现延迟的可调，简化电路调试难度。

技术领域

本发明涉及集成电路领域，特别是涉及一种延迟锁定环及延迟锁定方法。

背景技术

随着现代集成电路技术的发展，芯片规模不断增大，工作频率不断提高，片内时钟分配质量以及时钟延迟变得越来越重要。延迟锁定环(Delay Locked Loop,DLL)，可以满足片内高速时钟的精确同步需求，实现消除时钟延迟、实现零传输延迟，使时钟输入信号与整个芯片内部时钟引脚之间偏差最小。作为集成电路设计中非常重要的一个部分，延迟锁定环已逐渐成为人们关注的焦点，更被广泛应用于各种SoC(System on Chip，片上系统)芯片中。

延迟锁定环在SDIO(Secure Digital Input and Output，安全数字输入输出)协议标准的应用中，可以实现主机与SD卡之间的时钟对齐，保证时钟与数据之间的时序能够满足要求，从而确保数据传输的正确性。同时延迟锁定环可以适应不同的工作频率，适用于SDIO标准的不同新旧版本。

但是，传统的全数字延迟锁定环具有复杂繁琐的时序问题，一旦时序出错，整个环路都将无法正常工作；而传统的模拟延迟锁定环的精确性大大不足。因此，如何提出一种时序简单、精确性高的延迟锁定环已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种延迟锁定环及延迟锁定方法，用于解决现有技术中延迟锁定环时序复杂、精确性差等问题。

为实现上述目的及其他相关目的，本发明提供一种延迟锁定环，所述延迟锁定环至少包括：

模拟主延迟线、数字鉴相模块、数字主控制模块、数字从控制模块及模拟从延迟线；

所述模拟主延迟线连接于所述数字主控制模块的输出端，并接收参考时钟信号，基于所述数字主控制模块输出的主延迟控制字控制所述参考时钟信号延迟；

所述数字鉴相模块连接于所述模拟主延迟线的输出端，并接收所述参考时钟信号，用于鉴定所述参考时钟信号延迟前后的相位差；

所述数字主控制模块连接于所述数字鉴相模块的输出端，基于所述参考时钟信号延迟前后的相位差调整所述主延迟控制字，并将所述参考时钟信号延迟一个周期所对应的主延迟控制字赋值给设定延迟控制字；

所述数字从控制模块连接于所述数字主控制模块的输出端，并接收控制信号，基于所述控制信号将所述设定延迟控制字乘以设定比例后作为从延迟控制字输出；

所述模拟从延迟线连接于所述数字从控制模块的输出端，并接收与所述参考时钟信号同频的输入时钟信号，基于所述从延迟控制字控制所述输入时钟信号延迟。

可选地，所述模拟主延迟线包括多个模拟延迟单元，各模拟延迟单元的第一输入端连接前级的第一输出端，第二输入端连接后级的第二输出端，第一输出端输出当前级模拟延迟单元的第一输入端信号的延迟信号，第二输出端通过所述主延迟控制字选择前级的第一输出端信号或后级的第二输出端信号输出，控制端连接所述主延迟控制字；其中，第一级模拟延迟单元的第一输入端作为所述模拟主延迟线的输入端，第二输出端作为所述模拟主延迟线的输出端；最后一级模拟延迟单元的第二输入端连接低电平。