[发明专利]一种集成有二维卷积阵列的系统芯片

权利要求书

1.一种系统芯片，包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元(PE)，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一维度垂直于第二维度；

第一接口，用于为二维卷积阵列提供输入数据，并且根据二维卷积阵列的需要将输入数据进行排列对齐；

第二接口，用于将二维卷积阵列的输出数据根据外部电路的需要重新排列对齐后输出；

FPGA模块，用于和第一接口和/或第二接口耦合；

其中，所述第一接口和/或所述第二接口包括多排寄存器；任一排中，

包括一个、两个或多个寄存，相邻的寄存器采取级联方式，左侧寄存器的输出端耦合到右侧寄存器的输入端，数据每流经一个寄存器经历1个时钟而输出，最左侧的寄存器的输入端耦合到FPGA模块的IO端，最右侧的寄存器的输出端耦合到卷积阵列的输入端。

2.根据权利要求1所述的系统芯片，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元还包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；加法器将该乘积和来自第二数据输入端的第二数据相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第一输出端输出。

3.根据权利要求1所述的系统芯片，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)、第二寄存器(REG2)和复用器(MUX)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；复用器从来自第二数据输入端的第二数据和第一寄存器的输出数据中选择一个数据输出，加法器将该复用器的输出数据和乘积相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下经第一输出端输出。

4.根据权利要求1所述的系统芯片，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)、第一复用器(MUX1)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；第二数据自第二数据输入端输入，加法器将第二数据和乘积相加，相加之后的和值寄存在第一寄存器(REG1)中；复用器从第一寄存器的输出数据和第二数据中选择一个数据经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第一输出端输出。

5.根据权利要求4所述的系统芯片，其特征在于，所述处理单元包括第二复用器(MUX2)；第二复用器从第二寄存器的输出数据和第一数据中选择一个数据经第一数据输出端输出。

6.根据权利要求1所述的系统芯片，其特征在于，二维卷积阵列采用脉动阵列。

7.如权利要求1所述的系统芯片，其特征在于，二维卷积阵列嵌入FPGA模块中以便复用FPGA模块的绕线架构，以便自二维卷积阵列发送数据或者接收数据，皆经由所述的复用的FPGA的绕线架构。