[发明专利]一种基于FPGA的间隔均分装置及IP核有效
| 申请号： | 201910092904.4 | 申请日： | 2019-01-30 |
| 公开（公告）号： | CN109814835B | 公开（公告）日： | 2022-02-18 |
| 发明（设计）人： | 王贤坤 | 申请（专利权）人： | 郑州云海信息技术有限公司 |
| 主分类号： | G06F7/535 | 分类号： | G06F7/535;H03K21/02 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 罗满 |
| 地址： | 450018 河南省郑州市*** | 国省代码： | 河南;41 |
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| 摘要： | |||
| 搜索关键词： | 一种 基于 fpga 间隔 均分 装置 ip | ||
1.一种基于FPGA的间隔均分装置，其特征在于，包括：
间隔计数模块，用于对待均分间隔值进行计数输出；
与所述间隔计数模块连接的均分计算模块，用于确定均分值和修正值；
与所述均分计算模块连接的并以所述修正值为模的修正计数模块，用于产生修正脉冲，并对所述修正脉冲进行计数输出，以实现对均分过程产生的偏差进行修正；
与所述均分计算模块和所述修正计数模块连接的并以所述均分值为模的均分计数模块，用于产生均分脉冲，并对所述均分脉冲进行计数输出；
其中，所述间隔计数模块、所述修正计数模块和所述均分计数模块均为基于FPGA的计数器构建的，所述均分计算模块为基于FPGA的除法器构建的。
2.根据权利要求1所述的基于FPGA的间隔均分装置，其特征在于，
所述间隔计数模块，具体用于当秒脉冲信号到来时，将此时自身的计数值确定为当前秒的待均分间隔值，然后输出所述待均分间隔值，并进行清零和重新计数。
3.根据权利要求2所述的基于FPGA的间隔均分装置，其特征在于，
所述均分计算模块，具体用于将所述间隔计数模块输出的所述待均分间隔值除以预设的均分份数，得到第一余数和用作均分值的第一商值；将所述待均分间隔值除以所述第一余数，得到第二余数和用作修正值的第二商值。
4.根据权利要求3所述的基于FPGA的间隔均分装置，其特征在于，
所述修正计数模块，具体用于在时钟递增过程中，当自身的计数值大于或等于所述修正值，则清零并重新计数，并输出修正脉冲。
5.根据权利要求4所述的基于FPGA的间隔均分装置，其特征在于，
所述均分计数模块，用于在时钟递增过程中，当获取到所述修正计数模块输出的所述修正脉冲时，则在对应的一个时钟周期内停止计数；当自身的计数值大于或等于所述均分值，则清零并重新计数，并输出均分脉冲。
6.根据权利要求5所述的基于FPGA的间隔均分装置，其特征在于，所述均分计数模块，还用于在秒脉冲信号到来时，清零并重新计数，同时输出均分脉冲。
7.根据权利要求3至6任一项所述的基于FPGA的间隔均分装置，其特征在于，还包括：
参数更新单元，用于对所述均分份数进行更新。
8.根据权利要求7所述的基于FPGA的间隔均分装置，其特征在于，
所述参数更新单元，具体用于通过预设的参数输入接口，获取参数更新信息，利用所述参数更新信息对所述均分份数进行更新。
9.一种IP核，其特征在于，所述IP核为对如权利要求1至8任一项所述的间隔均分装置进行封装后得到。
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