[发明专利]具有减少延时的全加器电路

说明书

全加器电路包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。

技术领域

本发明涉及全加器(full adder)，更具体地，涉及具有新颖电路结构以减少计算延时的全加器。

背景技术

全加器是许多逻辑元件的基本逻辑电路，如微控制器、处理器、现场可编程门阵列(field programmable gate array，FPGA)以及其他。通常来说，全加器表示具有三个输入以及两个输出的电子电路。

图1示出了全加器的真值表(truth table)。对于输入信号，A表示第一加法器输入，B表示第二加法器输入以及Ci表示进位输入(carry input)，其可以是来自前一级的全加器的进位输出(carry output)。对于输出信号，Sum表示计算结果，其是1位结果(和位)以及Co表示进位输出。如图1所示，当具有逻辑“1”的值的输入信号的数目是奇数时，和位的输出值将是“1”。否则，和位的输出值将是“0”。此外，当具有逻辑“1”的值的输入信号的数目超过1时，进位输出Co的值将是“1”，否则，进位输出Co的值将是“0”。

因为全加器电路广泛地用于各种逻辑元件中，如何减少计算延时进而增加全加器的速度是值得研究的课题。

发明内容

本发明提供了一种减少单元延时的全加器电路。

全加器电路的示例性实施例包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的一个或两者中有至多两个堆叠的晶体管。

全加器电路的示例性实施例包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述全加器电路是镜像型全加器，以及所述和位生成电路包括第一上拉网络以及第一下拉网络。在所述第一上拉网络以及所述第一下拉网络的两者中有至多两个堆叠的晶体管。

全加器的示例性实施包括进位输出生成电路以及和位生成电路。所述进位输出生成电路配置于基于第一输入信号、第二输入信号以及第三输入信号生成第一输出信号。所述和位生成电路配置于从所述进位输出生成电路接收所述第一输出信号以及基于所述第一输入信号、所述第二输入信号、所述第三输入信号以及所述第一输出信号生成第二输出信号。所述第一输出信号以及所述第二输出信号提供关于所述第一输入信号、所述第二输入信号以及所述第三输入信号的算术运算结果。所述全加器电路是镜像型全加器。所述和位生成电路包括第一上拉网络以及第一下拉网络以及所述进位输出生成电路包括第二上拉网络以及第二下拉网络。在所述第二上拉网络以及所述第二下拉网络两者中有至多一个晶体管。