[发明专利]一种基于FPGA的国密算法加速处理系统

权利要求书

1.一种基于FPGA的国密算法加速处理系统，用于对发送到服务器的需国密算法处理的数据包进行处理，其特征在于，所述系统包括通过PCIE核接口接入服务器的FPGA，所述FPGA用于通过DMA读操作将服务器内存的需国密算法处理的数据包经PCIE核接口高速传输至FPGA的大容量缓存DDR，通过对应的由用户定义的国密算法IP核实现需国密算法处理的数据包的处理，形成经国密算法处理的数据包并传输至DDR，通过DMA写操作将DDR内的经国密算法处理的数据包通过PCIE核接口传送至服务器端内存；

所述FPGA包括：接收引擎、DMA控制模块、用户逻辑控制模块、发送缓存、接收缓存、内存控制模块、DDR、多个独立的国密算法处理模块和发送引擎；

所述接收引擎，用于接收服务器内存通过PCIE核接口发送的TLP包，根据PCI-Express协议对TLP包进行解封装，得到内存读请求并存入DMA控制模块，还用于接收DMA控制模块发送的DMA读操作，通过PCIE核接口从服务器内存读入需国密算法处理的数据包；

所述DMA控制模块包括DMA接收控制寄存器和DMA发送控制寄存器；所述DMA接收控制寄存器用于存放内存读请求；启动DMA读操作发送至接收引擎；所述DMA发送控制寄存器用于存储内存写请求，启动DMA写操作发送至发送引擎；

所述用户逻辑控制模块，用于对DMA接收控制寄存器和DMA发送控制寄存器进行读取访问，向内存控制模块发送读写控制信息；还用于将接收引擎的需国密算法处理的数据包发送至接收缓存；将通过国密算法模块处理后的数据包通过发送缓存传递给发送引擎；

所述内存控制模块：用于根据接收的读写控制信息控制内存接口生成器，将接收缓存内的需国密算法处理的数据包写入DDR；将从DDR内的经国密算法处理的数据包发送至发送缓存；

所述国密算法处理模块：用于从DDR的中读取需国密算法处理的数据包，并选择相应通道的国密算法对其进行处理，形成经国密算法处理的数据包并发送至DDR；

所述发送引擎：用于接收DMA控制模块发送的DMA写操作，根据PCI-Express协议将经国密算法处理的数据包进行封装，再通过PCIE核接口发送至服务器内存；

所述国密算法处理模块包括：

通道控制单元：用于读取FPGA内存DDR内需国密算法处理的数据包并发送至接收FIFO；用于将发送FIFO内的经国密算法处理的数据包发送至FPGA的内存DDR；

接收FIFO，用于缓存需国密算法处理的数据包；

国密算法IP核：用于对接收FIFO内的需国密算法处理的数据包根据国密算法进行处理，并将经国密算法处理的数据包送入发送FIFO；

发送FIFO，用于缓存经国密算法处理的数据包。

2.根据权利要求1所述的基于FPGA的国密算法加速处理系统，其特征在于，所述FPGA还包括PCIE核接口配置模块：用于对PCIE核接口进行初始化配置，完成服务器和FPGA的数据传输对接。

3.根据权利要求1所述的基于FPGA的国密算法加速处理系统，其特征在于，所述国密算法包括SM2、SM3和SM4。