[发明专利]一种非易失性存储器及其制造方法

说明书

本发明提出一种非易失性存储器及其制造方法，包括：衬底；至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；至少一字线结构，位于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；至少一漏区，位于所述衬底上，所述漏区与所述浮栅结构的第一边缘相邻；至少一源区，位于所述衬底上，所述源区与所述浮栅结构的第二边缘相邻；至少一周围掺杂区，位于所述衬底上，形成于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻，所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型；本发明提出的非易失性存储器结构简单，制造工艺可操作性强；在进行读写操作时，能够降低电压，简化电路设计。

技术领域

本发明涉及半导体领域，特别涉及一种非易失性存储器及其制造方法。

背景技术

非易失性存储器(non-volatile memory)由于具有可多次进行数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点，因此，非易失性存储器被广泛采用在个人电脑和电子设备等等。

堆叠式栅极(Stack-Gate)结构是非易失性存储器的典型设计，在堆叠式栅极(Stack-Gat e)结构中，电子通过隧道效应通过浮栅转移到衬底中，非易失性存储器的编程，擦除，读取通常包括多种机制。已知，在现有技术中，公开了一种通过带间隧道感应衬底热电子(Ban d-to-Band tunneling induced substrate hot electron)进行编程，通过栅极感应漏极漏电流(Gate Induced Drain Leakage Current)进行读取。虽然该编程机制可以降低编程电流，但是在栅极形成之前使用非自对准工艺步骤形成源极和漏极区域，特别是当在不同的掩模步骤中使用不同类型的掺杂而形成源极和漏极区域时，由于未对准容差会导致存储单元尺寸变大。再者，通过栅极感应漏极漏电流机制进行读取，在读取过程中需要负字线电压，所以读取操作的电路设计更为复杂。

目前，随着集成电路正以更高的积集度朝向小型化的元件发展，所以必须缩小非易失性存储器的存储单元尺寸以增进其积集度。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种非易失性存储器及其制造方法，具体地是关于包括隧道场效应的非易失性存储器。

为实现上述目的及其他相关目的，本发明提供一种非易失性存储器，包括：

衬底；

至少一浮栅结构，位于所述衬底上，所述浮栅结构依次包括浮栅介电层及浮栅导电层；

至少一字线结构，位于所述浮栅结构上，所述字线结构依次包括字线介电层及字线导电层；

至少一漏区，位于所述衬底上，所述漏区与所述浮栅结构的第一边缘相邻；

至少一源区，位于所述衬底上，所述源区与所述浮栅结构的第二边缘相邻；以及

至少一周围掺杂区，位于所述衬底上，形成于所述源区的两侧周围，且所述周围掺杂区与所述浮栅结构的第二边缘相邻。

其中，所述浮栅介电层位于所述衬底上，所述浮栅导电层的厚度范围是7-14nm。

所述浮栅导电层位于所述浮栅介电层上，所述浮栅导电层的厚度范围是8-50nm。

所述字线介电层位于所述浮栅导电层上；所述字线导电层位于所述字线介电层上。

所述浮栅结构位于所述漏区与所述源区之间。

所述漏区与所述源区的掺杂类型不同，所述漏区使用第一掺杂，所述第一掺杂包括N型掺杂，所述源区使用第二掺杂，所述第二掺杂包括P型掺杂。

所述周围掺杂区的掺杂类型不同于所述源区的掺杂类型。

所述周围掺杂区的掺杂类型和所述漏区的掺杂类型相同。