[发明专利]一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构

说明书

本发明公开了一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，其特征在于：包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接。通过使用本发明，可提高整体电路读写速度，以及实现逻辑设计的全非易失性和一步使能的精简逻辑读取和输出过程。本发明可广泛应用于集成电路领域中。

技术领域

本发明涉及集成电路技术，尤其涉及一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构。

背景技术

现今，由于超小尺度下的CMOS工艺产生的物理极限问题、大功耗与便携式设备矛盾、现代计算机架构“存储墙”和“功耗墙”等问题，人们越来越注重新型的逻辑器件的开发与使用，自旋器件代表磁隧道结作为众多考虑对象中的优秀一员，由于其自身具有的超小尺度、无限可擦写次数、非易失性、存储与运算一体化、防辐射、低驱动电流、与CMOS工艺兼容等优点而受到越来越多的关注，被认为是替代传统半导体逻辑器件的下一代超大规模集成电路设计的逻辑器件的有力候选者。

自自旋逻辑器件磁隧道结发展以来，主要研究方向为具有替代DRAM和SRAM潜力的MRAM之上，对于基于磁隧道结的布尔逻辑设计主要是在MRAM读取电路的基础上进行增加CMOS逻辑树来控制读取电路的选通实现。因此不可避免的就会有一些资源上的冗余和设计上的缺陷，主要体现在以下几个方面：一是磁隧道结的感应放大电路主要为预充电感应放大电路，读取数据的过程必须经过两步，预充电和放电过程，这样不可避免的就会导致每一次读取前都会有输出双高电平的出现，在一些场合下是难以适用的，比如进行异步电路设计；二是两步使能过程一定程度上会增加电路的整体延时；三是输入数据的问题，在现有主流设计中，输入分为对磁隧道结的数据写入和对读取电路放电支路的选通输入。这样一来，相当于一个输入控制两个磁隧道结的写入，磁隧道结的状态会始终保持相反，无形中浪费一个磁隧道结资源，并且写入路径较长，延时较大。不仅如此，对于读取电路支路的选通输入无法进行非易失性数据存储，整体的电路逻辑实现相当于是半非易失性的电路。

发明内容

为了解决上述技术问题，本发明的目的是提供一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，可提高整体电路读写速度，以及实现逻辑设计的全非易失性和一步使能的精简逻辑读取和输出过程。

本发明所采用的技术方案是提供一种基于磁隧道结的多电压控制的非易失性布尔逻辑架构，包括磁隧道结写入电路、读写共享磁隧道结对、读取电路和精细电压控制电路，所述磁隧道结写入电路的输出端通过读写共享磁隧道结对进而与读取电路的第一输入端连接，所述精细电压控制电路的第一输出端与磁隧道结写入电路的供电电压输入端连接，所述精细电压控制电路的第二输出端与读取电路的供电电压输入端连接。

进一步，所述磁隧道结写入电路包括第一数据输入模块、第二数据输入模块和控制写通路模块，所述第一数据输入模块的输出端与控制写通路模块的第一输入端连接，所述第二数据输入模块的输出端与控制写通路模块的第二输入端连接。

进一步，所述第一数据输入模块包括第一PMOS管和第一NMOS管，所述第一PMOS管的源极接正电源，所述第一NMOS管的源极接负电源，所述第一PMOS管的漏极与第一NMOS管的漏极连接，所述第一PMOS管的漏极与控制写通路模块连接，所述第一NMOS管的漏极与控制写通路模块连接，所述第一PMOS管的栅极与第一NMOS管的栅极连接。

进一步，所述第二数据输入模块包括第二PMOS管和第二NMOS管，所述第二PMOS管的源极接正电源，所述第二NMOS管的源极接负电源，所述第二PMOS管的漏极与第二NMOS管的漏极连接，所述第二PMOS管的漏极与控制写通路模块连接，所述第二NMOS管的漏极与控制写通路模块连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接。