[发明专利]多级连半导体结构及其形成方法

说明书

本发明提供了一种级连半导体结构及其形成方法，级连半导体结构包括半导体衬底和位于半导体衬底上的多级连栅极，多极连栅极包括两个以上栅极，位于相邻栅极之间的半导体衬底进行第一掺杂形成了第一掺杂区，位于栅极下方的半导体衬底进行第二掺杂形成了第二掺杂区，位于多级连栅极两侧的半导体衬底进行第一掺杂形成了源/漏区，其中源/漏区的厚度大于第一掺杂区的厚度。在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。

技术领域

本发明涉及集成电路技术领域，特别涉及一种多级连半导体结构及其形成方法。

背景技术

随着集成电路技术的发展，对于半导体器件的要求也越来越高，其中作为开关器件的MOSFET一直在不断在改进当中。随着市场应用的要求，在现有技术中集成电路中会采用到多个MOSFET的结构，从而达到相应的技术要求。

因此，如何更好的提供一种多级连的MOSFET结构的是本领域技术人员亟待解决的一个技术问题。

发明内容

本发明的目的在于提供一种多级连半导体结构及其形成方法，以提高产品的性能。

为解决上述技术问题，本发明提供一种级连半导体结构，所述级连半导体结构包括半导体衬底和位于所述半导体衬底上的多级连栅极，所述多极连栅极包括两个以上栅极，位于相邻所述栅极之间的所述半导体衬底进行第一掺杂形成了第一掺杂区，位于所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区，位于所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区，其中所述源/漏区的厚度大于所述第一掺杂区的厚度。

可选的，在所述级连半导体结构中，所述源/漏区的厚度大于所述第一掺杂区的厚度的两倍。

可选的，在所述级连半导体结构中，所述源/漏区的厚度范围为1000nm～1500nm。

可选的，在所述级连半导体结构中，所述半导体衬底位于埋氧层之上。

可选的，在所述级连半导体结构中，所述半导体衬底的材料包括硅或锗。

本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：在含氧环境下，温度为450℃～900℃。

提供一半导体衬底，在所述半导体衬底上形成掩膜图案，所述掩膜图案暴露出所述半导体衬底上的第一区域；

对所述第一区域的所述半导体衬底的表层进行氧化工艺形成氧化层；

去除所述氧化层，在所述第一区域上形成多级连栅极，所述多极连栅极包括两个以上栅极，对相邻所述栅级之间的所述半导体衬底进行第一掺杂形成第一掺杂区，对所述栅极下方的所述半导体衬底进行第二掺杂形成了第二掺杂区；

对所述多级连栅极两侧的所述半导体衬底进行第一掺杂形成了源/漏区。

可选的，在所述级连半导体结构的形成方法中，所述氧化工艺的工艺条件包括：

可选的，在所述级连半导体结构的形成方法中，采用氢氟酸去除所述氧化层。

可选的，在所述级连半导体结构的形成方法中，所述半导体衬底在埋氧层上沉积形成。

可选的，在所述级连半导体结构的形成方法中，所述第一掺杂为P型掺杂，所述第二掺杂为N型掺杂；或者，所述第一掺杂为N型掺杂，所述第二掺杂为P型掺杂。

综上所述，在本发明提供的级连半导体结构及其形成方法中，由于源/漏区的厚度大于多级连栅极下掺杂区的厚度，从而降低寄生结电容的大小，使得源/漏区连接插塞时可实现较低的连接阻抗，进而提高级连半导体结构的开关性能，达到实现高电压、低寄生结电容和低阻抗的要求。