[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括第一导电层以及位于第一导电层上的刻蚀停止材料层；在刻蚀停止材料层上形成缓冲材料层；在缓冲材料层上形成第二介电层，缓冲材料层的C含量少于第二介电层中的C含量；刻蚀第二介电层，形成露出缓冲材料层的开口；刻蚀缓冲材料层，形成缓冲层；刻蚀缓冲层露出的刻蚀停止材料层，形成露出第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，沟槽的侧壁包括刻蚀停止层的侧壁和缓冲层的侧壁；填充开口和沟槽，形成第二导电层。在刻蚀缓冲材料层，形成缓冲层的过程中，不易产生聚合物杂质，形成的沟槽侧壁与第一导电层上表面的夹角更小，优化了半导体结构的电学性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以实现完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。

随着半导体衬底尺寸的不断缩小，以及为了提高器件的性能，在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对后端(BackEnd Of Line，BEOL)电路的性能影响很大，严重时会影响半导体器件的正常工作。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介电层、位于所述第一介电层内的第一导电层以及位于所述第一介电层和第一导电层上的刻蚀停止材料层；在所述刻蚀停止材料层上形成缓冲材料层；在所述缓冲材料层上形成第二介电层，其中，所述缓冲材料层的C含量少于所述第二介电层中的C含量；刻蚀所述第二介电层，形成露出所述缓冲材料层的开口；刻蚀所述开口露出的所述缓冲材料层，形成缓冲层；刻蚀所述缓冲层露出的刻蚀停止材料层，形成露出所述第一导电层的沟槽，剩余刻蚀停止材料层作为刻蚀停止层，所述沟槽的侧壁包括所述刻蚀停止层的侧壁和缓冲层的侧壁；填充所述开口和沟槽，形成第二导电层。

可选的，所述缓冲材料层中的C含量小于0.5％。

可选的，所述缓冲材料层的材料包括氧化硅、氧化钛、氮化钛和氮化硅中的一种或多种。

可选的，所述缓冲材料层的厚度为5纳米至15纳米。

可选的，采用化学气相沉积工艺形成所述缓冲材料层。

可选的，采用干法刻蚀工艺刻蚀所述缓冲材料层，形成所述缓冲层。

可选的，所述干法刻蚀工艺的参数包括：刻蚀气体包括NH₃、NF₃和He中的一种或多种。

可选的，所述沟槽侧壁与所述第一导电层上表面的夹角为α，90°≤α＜100°。

可选的，所述刻蚀停止层的厚度为5纳米至10纳米。

可选的，形成刻蚀停止材料层的步骤包括：在所述第一导电层上形成底部刻蚀停止材料层；在所述底部刻蚀停止材料层上形成顶部刻蚀停止材料层；所述底部刻蚀停止材料层的被刻蚀速率小于所述顶部刻蚀停止材料层的被刻蚀速率。

可选的，所述底部刻蚀停止材料层的材料为金属氮化物或者金属氧化物。