[发明专利]用于实现高性能SM3算法的系统及高性能SM3算法实现方法

说明书

本发明公开了一种用于实现高性能SM3算法的系统及高性能SM3算法实现方法，该系统包括配置寄存器、接口总线装置、数据管理装置和加密核，通过配置寄存器配置待压缩数据的有效数据长度和源地址信息；接口总线装置接收配置寄存器发送的配置信息，选取出待压缩的数据，并发送到数据管理装置中；数据管理装置接收接口总线装置发送的数据，根据配置寄存器发送的配置信息，判断最后一笔数据是否需要将数据补充成两笔，若不需要，则将数据补充成一笔数据，并将补数操作后的数据进行缓存；若需要，则将数据补充成两笔笔数据，并将补数操作后的数据进行缓存；加密核从数据管理装置中读取待压缩的数据进行迭代压缩处理。

技术领域

本发明涉及数据处理领域，具有涉及一种提升SM3算法处理性能的用于实现高性能SM3算法的系统及高性能SM3算法实现方法。

背景技术

SM3算法主要用于数字签名及验证、消息认证码生成及验证、随机数生成等。

现有的SM3算法基本上都是用CPU来操做数据输入，CPU从存储中将数据读回，然后CPU再将已读回的数据写入加密核，读写各一次，而且CPU需要监控SM3状态，等待下一笔数据写入。这样会增加不必要的数据处理时间，而且会占用CPU。还有的采用软处理的方式即用软代码实现SM3算法，这样处理起来更慢，远没有硬件处理速度快。

综上所述，目前如何提升SM3算法处理性能的问题，尚缺乏有效的解决方案。

发明内容

为了克服上述现有技术的不足，本公开提供了一种用于实现高性能SM3算法的系统及高性能SM3算法实现方法，有效提升SM3算法压缩处理性能，减少 CPU参与数据处理的时间，减少数据输入不必要的等待时间。

本公开所采用的技术方案是：

一种用于实现高性能SM3算法的系统，该系统包括：

配置寄存器，用于配置待压缩数据的有效数据长度和源地址信息，并将配置的信息发送给接口总线装置和数据管理装置；还接收加密核反馈回的处理后的数据，并进行缓存；

接口总线装置，用于接收配置寄存器发送的配置信息，从相应的存储地址中选取出待压缩的数据，并发送到数据管理装置中；

数据管理装置，用于接收接口总线装置发送的数据，根据配置寄存器发送的配置信息，判断最后一笔待压缩数据是否需要补充成两笔数据，若不需要，则将最后一笔待压缩数据补充成一笔数据，并将补数操作后的数据进行缓存；若需要，则将数据补充成两笔数据，并将补数操作后的数据进行缓存；

加密核，用于从数据管理装置中读取待压缩的数据，采用SM3算法对数据进行迭代压缩处理，将处理后的数据反馈给配置寄存器；并产生相应的中断发送给CPU。

进一步的，所述接口总线装置包括依次连接的接口、总线和存储器，所述接口分别与配置寄存器、数据管理装置连接，接收配置寄存器发送的配置信息，通过总线从存储器中将对应的地址存储的待压缩数据取出，并将获取的待压缩数据发送到数据管理装置中。

进一步的，所述数据管理装置包括FIFO、补数控制器和缓存器，所述FIFO 接收接口发送的数据，并进行缓存，判断待压缩的数据是否为最后一笔待压缩的数据，若不是，则将待压缩数据直接传输给缓存器；若是，则根据配置寄存器发送的配置信息，判断最后一笔待压缩数据是否需要补充成两笔数据，若不需要，则将最后一笔待压缩数据补充成一笔数据再将数据存储到缓存器中；若需要，则将最后一笔待压缩数据补充成两笔数据再将数据存储到缓存器中；所述补数控制器对最后一笔待压缩数据进行补数操作，并将补数操作后的数据存储到缓存器中。

一种高性能SM3算法实现方法，该方法基于如上所述的用于实现高性能 SM3算法的系统实现的，该方法包括以下步骤：配置待压缩数据的有效数据长度和源地址；

根据配置的源地址从存储器中读取待压缩的数据，并缓存；