[发明专利]SLC高速缓存分配

说明书

在一些实例中，公开以对SLC高速缓存配置进行智能调整以平衡存储器单元寿命与性能为特征的存储器装置。所述SLC高速缓存的大小可在所述存储器装置的使用期间基于所述存储器装置的写入放大率WA度量进行调整。在一些实例中，所述SLC高速缓存的所述大小可在所述存储器装置的使用期间基于所述存储器装置的写入放大率WA度量及存储器装置逻辑饱和度度量(写入于所述装置中的有效用户数据占总用户大小的百分比)进行调整。

背景技术

存储器装置通常被提供作为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器可在未供电时保存存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)、磁阻性随机存取存储器(MRAM)或3D XPoint^TM存储器等。

快闪存储器用作各种电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个群组的单晶体管、浮动栅极或电荷俘获存储器单元。

两种常见类型的快闪存储器阵列架构包含以布置每一者的基本存储器单元配置的逻辑形式命名的NAND及NOR架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极一起源极到漏极串联耦合于源极线与位线之间。

NOR及NAND两种架构半导体存储器阵列是通过解码器存取，解码器通过选择耦合到特定存储器单元的栅极的字线来激活特定存储器单元。在NOR架构半导体存储器阵列中，所选择的存储器单元在被激活之后将其数据值置放于位线上，从而致使不同电流取决于编程特定单元的状态而流动。在NAND架构半导体存储器阵列中，高偏压电压经施加于漏极侧选择栅极(SGD)线。耦合到每一群组的未经选择的存储器单元的栅极的字线是以指定通过电压(例如Vpass)驱动以将每一群组的未经选择的存储器单元操作为传递晶体管(例如，以不受其存储数据值限制的方式传递电流)。接着，电流通过仅由每一群组的所选择的存储器单元限制的每一串联耦合群组来从源极线流动到位线以将所选择的存储器单元的电流编码数据值置放于位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可经个别或共同编程到一或数个编程状态。例如，单电平单元(SLC)可表示两个编程状态(例如1或0)中的一者以表示一个数据位。

然而，快闪存储器单元还可表示两个以上编程状态中的一者，从而允许在不增加存储器单元的数目的情况下制造更高密度存储器，因为每一单元可表示一个以上二进制数字(例如一个以上位)。此类单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中用于更广义地指代每单元可存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。

传统存储器阵列是布置于半导体衬底的表面上的二维(2D)结构。为增加给定面积的存储器容量且降低成本，已减小个别存储器单元的大小。然而，减小个别存储器单元的大小及因此2D存储器阵列的存储器密度存在技术限制。作为响应，在开发三维(3D)存储器结构(例如3D NAND架构半导体存储器装置)以进一步提高存储器密度及降低存储器成本。